TMS320F2812的时钟及看门狗.ppt
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1、第6章 TMS320F2812的时钟及看门狗,DSP TMS320F2812内部结构,6.1 时钟单元,6.1.1 时钟单元基本结构,TMS320F2812处理器内部集成了振荡器、锁相环、看门狗及工作模式选择等控制电路。振荡器、锁相环主要为处理器CPU及相关外设提供可编程的时钟,每个外设的时钟都可以通过相应的寄存器进行编程设置;看门狗可以监控程序的运行状态,提高系统的可靠性。,F2810和F2812内部的各种时钟和复位电路,6.1.2 锁相环电路,锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路,在数字通信系统中使用比较广泛。目前微处理器或DSP集成的片上锁相环,主要作用则是通过软件实
2、时地配置片上外设时钟,提高系统的灵活性和可靠性。此外,由于采用软件可编程锁相环,所设计的系统处理器外部允许较低的工作频率,而片内经过锁相环微处理器提供较高的系统时钟。好处:可以有效地降低系统对外部时钟的依赖和电磁干扰,提高系统启动和运行的可靠性,降低系统对硬件的设计要求。,6.1.2 锁相环电路,TMS320F2812处理器的片上晶振和锁相环模块为内核及外设提供时钟信号,并且控制器件的低功耗工作模式。片上晶振模块允许使用2种方式为器件提供时钟,即采用内部振荡器或外部时钟源。(1)使用内部振荡器,在Xl/XCLKIN和X2这两个引脚之间连接一个石英晶体,一般选用30 MHz。(2)采用外部时钟,
3、将输入的时钟信号直接接到Xl/XCLKIN引脚上,而X2悬空,不使用内部振荡器。,晶体振荡器及锁相环模块,锁相环配置模式,处理器内部时钟电路,锁相环模块除了为C28x内核提供时钟外,还通过系统时钟输出提供快速和慢速2种外设时钟,而系统时钟主要通过外部引脚XPLLDIS及锁相环控制寄存器进行控制。,如果XPLLDIS为高电平,使能芯片内部锁相环电路,则可以通过控制寄存器PLLCR软件设置系统的工作频率。注意:1.在通过软件改变系统的工作频率时,必须等待系统时钟稳定后才可以继续完成其他操作。2.可以通过外设时钟控制寄存器使能外设时钟。在具体的应用中。为降低系统功耗,不使用的外设最好将其时钟禁止。外
4、设时钟包括快速外设和慢速外设两种,分别通过HISPCP和LOSPCP寄存器进行设置。,改变锁相环倍频系数和外设时时钟的具体应用程序/-/初始化锁相环及外设时钟函数InitPll/-void InitPll(Uint16 val)volatile Uint16 iVol;if(SysCtrlRegs.PLLCR.bit.DIV!=val)EALLOW;SysCtrlRegs.PLLCR.bit.DIV=val;EDIS;/在锁相环时钟频率切换过程中,只有当锁相环稳定后CPU才会切换到新的PLL设置/因此在设置完PLLCR后需要等待PLL稳定。PLL的切换时间大约等于131072个输入时钟周期Di
5、sableDog();for(iVol=0;iVol(131072/2)/12);iVol+),/为降低系统功耗,不使用的外设时钟需要屏蔽。但如果使用外设必须首先使能相应的外设时钟void InitPeripheralClocks(void)EALLOW;/HISPCP/LOSPCP预定标寄存器设置 SysCtrlRegs.HISPCP.a11=0 x0001;SysCtrlRegs.LOSPCP.a11=0 x0002;/使能使用的外设时钟 SysCtrlRegs.PCLKCR.bit.EVAENCLK=1;SysCtrlRegs.PCLKCR.bit.EVBENCLK=1;SysCtrlR
6、egs.PCLKCR.bit.SCIAENCLK=1;SysCtrlRegs.PCLKCR.bit.SCIBENCLK=1;SysCtrlRegs.PCLKCR.bit.MCBSPENCLR=1;SysCtrlRegs.PCLKCR.bit.SPIENCLK=1;K=1;SysCtrlRegs.PCLKCR.bit.ADCEtTCLK=1;EDIS;,6.1.3 时钟单元寄存器,注意,表中所有寄存器只有在执行EALLOW指令后,才可以访问。PLL控制寄存器(PLLCR)只能被XRS信号复位到已知状态。,1.外设时钟控制寄存器(PCLKCR),位15eserved 保留位位14ECANENCLK
7、如置1,将使能CAN外设模块的时钟。要进入低功耗工作模式,用户可以将该位清零或复位为0。位13 eserved 保留位位12MCBSPENCLK如置1,使能McBSP外设模块的低速时钟(LSPCLK),要让器件进入低功耗工作模式,用户可以将该位清零或复位。位11SCIBENCLK如置1,使能SCI-B外设模块的低速时钟(LSPCLK),要让器件进入低功耗工作模式,用户可以将该位清零或复位。,位10SCIAENCLK如置1,使能SCI-A外设模块的低速时钟(LSPCLK),要让器件进入低功耗工作模式,用户可以将该位清零或复位。位9eserved 保留位位8SPIAENCLK如置1,使能串行外设接
8、口的低速时钟(LSPCLK),要让器件进入低功耗工作模式,用户可以将该位清零或复位。位74eserved 保留位,位3ADCENCLK如置1,使能模数转换外设模块的高速时(HSPCLK),要让器件进入低功耗工作模式,用户可以将该位清零或复位。位2eserved 保留位位1EVBENCLK如置1,使能事件管理EVB外设模块的高速时钟(HSPCLK),要让器件进入低功耗工作模式,用户可以将该位清零或复位。位0EVAENCLK如置1,使能事件管理EVA外设模块的高速时钟(HSPCLK),要让器件进入低功耗工作模式,用户可以将该位清零或复位。,位153eserved 保留位,2.高速外设时钟寄存器(H
9、ISPCP),位20HSPCLK配置与SYSCLKOUT相关的高速外设模块时钟(HSPCLK)频率。000 高速时钟SYSCLKOUT/1001 高速时钟SYSCLKOUT/2(复位值)010 高速时钟SYSCLKOUT/4011 高速时钟SYSCLKOUT/6100 高速时钟SYSCLKOUT/8101高速时钟SYSCLKOUT/10110高速时钟SYSCLKOUT/12111高速时钟SYSCLKOUT/14,位153eserved 保留位,2.低速时钟寄存器(LOSPCP),位20LSPCLK配置与SYSCLKOUT相关的低速外设模块时钟(LSPCLK)频率。000 低速时钟SYSCLKO
10、UT/1001 低速时钟SYSCLKOUT/2010 低速时钟SYSCLKOUT/4(复位值)011 低速时钟SYSCLKOUT/6100 低速时钟SYSCLKOUT/8101 低速时钟SYSCLKOUT/10110 低速时钟SYSCLKOUT/12111 低速时钟SYSCLKOUT/14,位154eserved 保留位,3.锁相环控制寄存器(PLLCR),位30 DIVDIV位域控制是否旁路PLL,不旁路时,用于设置PLL时钟比率。0000CLKINOSCCLK/2(PLL旁路)0001CLKIN(OSCCLK*1.0)/20010CLKIN(OSCCLK*2.0)/20011CLKIN(O
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