TMS320LF240XDSP内部资源介绍.ppt

《TMS320LF240XDSP内部资源介绍.ppt》由会员分享，可在线阅读，更多相关《TMS320LF240XDSP内部资源介绍.ppt（87页珍藏版）》请在三一办公上搜索。

1、第2章 内部资源介绍,2.1 基本结构,1、引脚,LF240 x系列的DSP芯片中，不同型号芯片的引脚数是不同的。如LF2407A有144个引脚，LF2406A有100个引脚，等等。下面是TMS320LF2407A 引脚封装及其结构图,2.1 基本结构,1、引脚,LF240 x系列的DSP芯片中，不同型号芯片的引脚数是不同的。如LF2407A有144个引脚，LF2406A有100个引脚，等等,2.1 基本结构,1、引脚,LF240 x系列的DSP芯片中，不同型号芯片的引脚数是不同的。如LF2407A有144个引脚，LF2406A有100个引脚，等等,各引脚按功能可分为以下8部分：表2.12.9

2、分类列出了分别列出了TMS320LF240 x各引脚及其功能。(1)事件管理器（EVB和EVB）引脚；(2)ADC模数转换器引脚(3)通信模块（CAN/SPI/SCI）引脚；(4)外部中断与时钟引脚；(5)地址/数据及存储器控制信号引脚；(6)振荡器/PLL/FLASH/BOOT引导程序及其它引脚；(7)JTAG仿真测试引脚；(8)电源引脚。,表2.1事件管理器A（EVB）引脚,表2.2事件管理器B（EVB）引脚,表2.3 ADC模数转换器引脚,表2.4 通信模块（CAN/SPI/SCI）引脚,表2.5 外部中断与时钟引脚,表2.6 JTAG仿真测试引脚,2.2 总线结构,总线结构是各种微处理

3、器芯片的总干道，它的性能(响应速度、位宽、负载能力等)在很大程度上决定了微处理器芯片的性能。,LF240 x控制器就是采用了多组总线的结构，LF240 x系列芯片具有相同的总线结构，由6条16位的内部总线构成。,其中内部地址总线分为了三条总线：,程序读地址总线(PAB)，提供访问程序存储器的地址；数据读地址总线(DRAB)，提供从数据存储器读取读取数据的地址；数据写地址总线DWAB)，提供写数据存储器的地址。,内部数据总线也对应分为三条总线：,程序读数据总线(PRDB)，载有从程序存储器读取的指令代码、立即数以及表格信息等，并传送到CPU；数据读数据总线(DRDB)将数据存储器的数据传送到CP

4、U；数据写数据总线(DWDB)，将处理后的数据传送到数据存储器和程序存储器。,总线结构有以下特点：,具有分离的程序总线和数据总线，允许CPU同时访问程序指令和数据存储器；具有独立的数据读写地址总线（DBAB/DWAB）和数据读写总线(DRDB/DWDB)，使得对数据存储器的读、写访问可在同一机器周期内完成；分离的程序和数据空间及独立的总线结构，这种并行机制可以支持CPU在单机器时钟内并行执行算术、逻辑和位处理操作等。例如，数据在作乘法时，前面的乘积可以加给ACC，与此同时，产生个新的地址。,2.3 中央处理单元（CPU）,所有LF240 x系列芯片的CPU结构完全相同。CPU主要包括下列一些部

5、件；一个32位的中央算术逻辑单元(CALU)；一个32位的累加器(ACC)；CALU的输人数据定标移位器(输人移位器)及输出数据定你移位器(输出移位器)；一个16位16位的乘法器；一个乘积定标移位器；数据地址发生逻辑，其中包括8个辅助寄存器和一个辅助寄存器算术单元(ARA)；程序地址发生逻辑；两个16位的状态寄存器ST0、ST1。下面分别讨论CPU的其基本组成部分。LF240 x的CPU结构框图如图2.5所示。,2.3.1 CPU状态寄存器,TMS320LF240 x系列DSP有两个状态寄存器ST0和ST1，含有各种状态和控制位，是应用中特别重要的两个16位的寄存器，其内容可以被保存到数据存储

6、器或从数据存储器读出加载到ST0和ST1（可通过具体指令实现），从而在子程序调用或进入中断时，实现CPU各种状态的保存。采用SETC指令和CLRC指令，可将ST0和ST1寄存器中的每一位置1或清0,2.3.1 CPU状态寄存器,ST0D15 D13 D12 D11 D10 D9 D8 D0 ARP OV OVM 1 INTM DPST1 D15 D13 D12 D11 D10 D9 D4 D1D0 ARB CNF TC SXM C 1111 XF 1 1 PM图2.6 状态寄存器ST0和ST1,状态寄存器ST0中各位对应功能,状态寄存器ST0中各位对应功能,状态寄存器ST1中各位对应功能,状态

7、寄存器ST1中各位对应功能,2.4 系统配置寄存器,系统配置寄存器有两个：系统控制和状态寄存器（1）系统控制和状态寄存器SCSR1,映射到数据存储器空间7018h。位15：保留位14：CLKSRC，CLKOUT引脚输出源选择0CLKOUT引脚输出CPU时钟；1CLKOUT引脚输出WDCLK时钟,位13-12：LPM低功耗模式选择，指明在执行IDLE 指令后进入哪一种低功耗模式。00进入IDLE1（LPM0）模式；01进入IDLE2（LPM1）模式；1x进入HALT（LPM2）模式。位11-9：PLL时钟预定标选择，对输入时钟选择倍频系数。0004；0012；0101.33；0111；1000.

8、8；1010.66；1100.57；1110.5,位8：保留位7：ADC CLKEN,ADC模块时钟使能控制位位6：SCICLKEN,SCI模块时钟使能控制位位5：SPICLKEN,SPI模块时钟使能控制位位4：CANCLKEN,CAN模块时钟使能控制位位3：EVBCLKEN,EVB模块时钟使能控制位位2：EVACLKEN,EVA模块时钟使能控制位0：禁止模块时钟（节能）；1：使能模块时钟，且运行位1：保留位0：ILLADR,无效地址检测位当检测到一个无效地址时，该位被置1，该位需软件清除，写0即可。初始化时该位写0。注意:任何无效的地址会导致NMI事件发生。,（2）系统控制和状态寄存器2SC

9、SR2映射到数据存储器空间7019h。位15-7：保留位位6：I/P QUAL，时钟输入限定，它限定输入到DSP的CAP1-6,XINT1-2,ADCSOC以及PDPINTA*/PDPINTB*引脚上的信号被正确锁存时，需要的最小脉冲宽度。脉冲宽度只有达到这个宽度之后，内部的输入状态才会改变。0锁存脉冲至少需要5个时钟周期；1锁存脉冲至少需要11个时钟周期。如果这些引脚作I/O，则不会使用输入时钟限定电路。,位5：WD保护位，该位可用软件来禁止WD工作。只能清除的位，复位后默认1。写1对其清除。0保护WD，防止WD被软件禁止。1复位时的默认值位4：XMIF HI-Z。控制外部存储器接口信号(X

10、MIF)0：所有XMIF信号处于正常驱动模式(即非高阻态)1：所有XMIF信号处于高阻态位3：BOOTEN*（使能位）。这位反映了BOOTEN*引脚在复位时的状态。0：使能引导ROM。地址空间0000h-00FFh被片内引导ROM块占用。禁止用FLASH存储器。1：禁止引导ROM。TMS320LF2407片内FALSH程序存储器映射地址范围为0000h一7FFFh。,位2：(微处理器微控制器选择)。这位反映了器件复位时MP/MC*引脚的状态。0:器件设置为微控制器方式，程序地址范围从0000h一7FFFh被映射到片内1:器件设置为微处理器方式，程序地址范围从0000h一7FFFh被映射到片外(

11、必须外扩外部存储器)位1-0:SRAM的程序/数据空间选择0 0 地址空间不被映射，该空间被分配到外部存储器0 l SARAM 被映射到片内程序空间1 0 SARAM 被映射到片内数据空间1 1 SARAM 被映射到片内程序空间，又被映射到片内数据空间,2.5 存储器和I/O空间,存储器概述程序存储器数据存储器I/O空间,1.存储器概述,可访问的四种独立的选择空间是(共192K字)：64K字程序存储器空间，包含要执行的指令及程序执行时使用的数据。64K字局部数据存储器空间，保存指令使用的数据。64K字的IO空间、用于外设接口，包括一些片内外设的寄存器。,LF240 x系列DSP片内存储器类型,

12、为了加快数据的处理，LF240 x系列DSP控制器中包含了下列大小、存取速度和类型各不相同的的片内存储器：双口RAM(DARAM)，每个机器周期可被访问两次的存储器。单口RAM(SARAM)，每个机器周期仅能访问一次的存储器。闪速存储器F1ash或工厂掩膜ROM。为了满足设计者对存储空间的更多需求，该系列的一些芯片还提供了外部存储器接口(EMIF)，用来实现对外部存储器的访问。,2.程序存储器,3.数据存储器,4.I/O空间,2.6 中断系统,中断简介中断的执行过程中断向量和中断向量表CPU中断控制寄存器外设中断寄存器中断响应的延时可屏蔽中断,中断简介,两个问题：什么是中断；中断分类中断的概念

13、 中断就是CPU对系统发生的某事件作出的一种反应，CPU暂停正在执行的程序，保留现场后自动转去执行相应事件的处理程序，处理完成后返回断点，继续执行被打断的程序。,中断分类1）软件中断：是由指令（软件）INTR、NMI和TRAP引起的中断(属于非屏蔽中断)。2）硬件中断：是由硬件引起的中断 外部硬件中断：受外部中断引脚信号触发；内部硬件中断：片内外设信号触发，如：DSP(如A/D变换)。,从CPU处理中断的角度看,可屏蔽中断LF240 x系列DSP可屏蔽中断都是硬件中断 INT1INT6，INT1优先级最高 不可屏蔽中断。总是响应 LF240 x的非屏蔽中断包括所有的软件中断和两种重要的硬件中断

14、（复位中断和不可屏蔽中断NMI）,2.中断执行过程,中断扩展模块 CPU提供了6个可屏蔽中断：INT1INT6，INT1优先级别最高，依次INT6最低。LF240 x系列DSP采用两级中断处理方法，通过集中化的中断扩展（PIE）设计使得LF240 x器件能够管理46个可屏蔽中断请求，并归于INT1INT6这6个中断级，这46个中断作为底层中断，INT1INT6作为顶层中断。,可屏蔽中断处理过程,在外设配置寄存器中，对每一个外设中断请求都有一个对应的中断使能位和中断标志位。当一个引起中断的外设事件发生且相应的中断使能位置1时，则会产生一个从外设到中断控制器的中断请求，同时中断优先级的值也被送到中

15、断控制器。由中断控制器将中断级别高的外设中断请求送到CPU的INTn端。,中断响应流程,中断处理过程,3.中断向量和中断向量表,中断向量中断服务程序的起始地址 每个中断源具有唯一与之对应的中断向量中断向量表LF240 x系列DSP具有两个中断矢量表（1）CPU的矢量表用来获取响应CPU中断请求（INT1INT6）的一级通用中断服务子程序（GISR）；（2）外设矢量表用来获取响应某一个特定外设事件的特定中断服务子程序（SISR）。,假中断向量（0000h）,4.CPU中断控制寄存器,CPU中断标志寄存器（IFR）,CPU中断屏蔽寄存器（IMR）,5.外设中断寄存器,6.中断响应延时,7.可屏蔽外

16、部中断,2.7 复位操作,复位信号实际上是一个不可屏蔽的中断。当系统收到复位信号后，将复位中断向量0000h加载到程序计数器PC中。一般情况下，该处设有一条分支指令，以跳转到主程序入口上。,系统复位后：CNF0，双口存储器DARAM(B0)分配给数据空间；INTM1，禁止可屏蔽中断；系统状态：OV0，XF1，SXM1，PM00，Cl；全局存储器分配寄存器 GREG00000000；重复计数器RPTC0；等待状态的周期设为最大。,2.8 程序控制,程序控制即控制程序的执行顺序，通常程序是顺序执行的，但有时候程序必须转移到其他地址，并在新地址处开始顺序执行那个指令，LF240 x支持调用、返回和中

17、断。,1.程序地址的产生,程序地址产生小结,2.堆栈,LF240 x系列DSP控制器中具有16位宽、8级深度的硬件堆栈。当执行子程序调用或发生中断时，程序地址产生逻辑使用堆栈来存储程序的返回地址。当子程序调用指令使CPU进入子程序或中断事件使CPU进入中断服务子程序时，PC中保存的程序返回地址被自动压入堆栈项部，该操作不需要附加的时钟周期。当子程序或中断服务子程序执行完毕时，返回指令将把返回地址从堆栈顶部弹回到程序计数器，以继续执行原来的程序。,当8级硬件堆栈没有被全部用于保存程序返回地址时，在子程序或中断服务子程序执行期间内，堆栈可用于暂时保存上下文数据，或用于其他存储用途。,用户可以使用以

18、下两组指令访问堆栈：,PUSH(入栈)和POP(出栈)指令 PSHD和POPD指令。,压栈操作图,出栈操作图,微堆栈,在执行某些指令之前，程序地址产生逻辑使用16位宽、1级深的微堆栈(MSTACK)来存储返回地址。这些指令使用程序地址产生逻辑提供双操作数指令的第二地址。,3.跳转、调用和返回,无条件跳转、调用和返回当CPU遇到无条件程序跳转、子程序调用或返回指令时，总是立即执行该指令。条件跳转、调用和返回当CPU遇到条件程序跳转、子程序调用或返回指令时，需要先判断指令中指定的某种条件是否满足，如果满足，则执行这些条件指令；否则，跳过这些条件指令，继续执行后续的指令。,用于条件调用和返回的条件,条件分组,注意：用户可以从组1中最多选择两个检测条件，而这两个条件必须来自不同的类（A,B)，用户可以从组2中最多选择三个检测条件，而这三个条件必须来自不同的类（A，B，C),单指令重复操作,在LF240 x系列DSP控制器中提供了重复指令(RPT)，它可以将紧随其后的那条指令连续执行N+1次，其中，N为RPTC寄存器的值，也是RPT指令的操作数。当执行RPT指令时，重复计数器RPTC中装入N。重复指令每执行一次，RPTC便减1，直到RPTC等于零为止。当计数值来自数据存储单元时，RPTC可以用作16位计数器；如果计数值规定为常量操作数，那么它是8位计数器。,