MS320C54XDSP硬件结构.ppt

《MS320C54XDSP硬件结构.ppt》由会员分享，可在线阅读，更多相关《MS320C54XDSP硬件结构.ppt（62页珍藏版）》请在三一办公上搜索。

1、1,第1章要点回顾(DSP概述),DSP技术研究内容(理论研究,应用研究)实现方法(PC机,单片机,DSP芯片等)DSP芯片DSP芯片特点(运行速度快,运算精度高,可执行并行操作等)DSP芯片结构(哈佛结构,多总线结构,多处理单元,流水操作等)DSP芯片发展(初期,成熟,完善等阶段)DSP芯片分类(定点/浮点,通用/专用等)DSP芯片选择原则(速度,精度,价位,功耗,片内资源,开发工具等)DSP芯片应用领域(通信电子,军事雷达,语音图象,自控仪表等),2,第2章 TMS320C54XDSP硬件结构,3,本 章 内 容,1、TMS32054XDSP性能特点,2、TMS32054XDSP结构框图,

2、3、TMS32054XDSP总线结构,4、TMS32054XDSP存储器结构,5、TMS32054XDSP处理器结构,6、TMS32054XDSP片上外设,7、TMS32054XDSP芯片引脚,8、TMS32054XDSP复位操作,4,TMS32054XDSP性能特点,结构特点,10-25ns的指令周期(40-100MIPS)-高效快速,192K16位的(最小)可寻址存储空间-哈佛结构,两个40位累加器ACCA、ACCB,40位算术逻辑单元(ALU)，包括一个40位的桶型移位寄存器,1717位硬件乘法器，允许16位带符号或不带符号的乘法,4组数据/地址内部总线及双地址生成单元-多总线结构,8个

3、辅助寄存器及一个堆栈,26级的并行流水线操作-流水线结构,1.8V,2.5V,3.3V低功耗节电模式,宜于电池供电应用,丰富的片内外设，包括串、并接口，软件可编程定时器、等待状态发生器及可配置PLL的时钟发生器,5,TMS320C54xDSP内部由中央处理器CPU、程序/数据存储器、内部总线及其控制、片内外设等几大部分组成,结构框图,6,多总线结构可以在每个指令周期内产生两个存储地址，实现流水线并行数据处理，提高操作的性能和灵活性。,总线结构,TMS320C54x采用多总线结构，片内共有8条16位总线 即：4条程序/数据总线和4条地址总线,包括：一条程序总线(PB)、三条数据总线(CB、DB、

4、EB)四条地址总线(PAB、CAB、DAB、EAB),TMS32054XDSP总线结构,7,这些总线的功能是,总线结构,PB传送取自程序存储器的指令代码和立即操作数,CB和DB传送读自数据存储器的操作数(LD),EB传送写到存储器(程序/数据)的数据(ST),4条地址总线(PAB、CAB、DAB和EAB)传送指令代码及操作数的地址,下面以程序的6级执行过程为例说明各总线使用情况,8,DSP芯片广泛采用流水线结构以减少指令执行时间，流水线深度从2-8级不等，VC5402DSP采用6级流水操作，代表1条指令执行的6个步骤，如下图所示。,上图中的6级流水操作是相互独立的，在任何一个给定周期内，流水线

5、各级上都会有1到6条指令的不同操作在运行，即允许重叠执行。6级流水操作的功能分别是：Prefetch：预取指，把将要执行的指令地址提供给程序地址总线PAB。Fetch：取指，从程序总线PB上读取程序指令，并放入指令寄存器IR。Decode：译码，指令寄存器IR中的内容被译码，同时判定操作数类型、寻址方式及控制顺序。Access：访问寻址，数据地址产生单元DAGEN把将要访问的数据存储区地址提供给数据地址总线DAB和CAB。Read：读操作数，从数据总线DB和CB上读取操作数，同时把将要写的数据存储区地址提供给写地址总线EAB。Execute/write：执行/写操作，执行指令，同时通过数据写总

6、线EB完成写操作。,PC内容加载PAB,指令内容通过PB加载IR,PB内容 在IR中 被译码,操作数1/2地址加载DAB/CAB,操作数1/2加载DB/CB存储地址加载EAB,执行结果加载EB,9,总线结构,程序执行读写操作时用到的总线,10,TMS320C54xDSP采用改进的哈佛结构,分成3个独立的存储空间：,存储器结构,64K字的程序存储空间。程序存储器空间存放要执行的指令和执行中所用的系数表。,64K字的数据存储空间。数据存储器存放执行指令所要用的数据(操作数)。,64K字的I/O空间。I/O存储空间与存储器映象外围设备相接口，也可以作为附加的数据存储空间使用。,TMS32054XDS

7、P存储器结构,虽然C54xDSP提供了至少192K字的存储空间，但真正存储容量是由芯片实际存储器的大小决定的。,11,所有C54x片内部都含有数据存储器和程序存储器,但不同型号芯片的RAM和ROM容量是不相同的。,存储器结构,12,存储器结构,一般来说，片内RAM被优先安排到数据存储空间；片内ROM被优先激活于程序存储空间。但在改进的哈佛结构中，片内RAM可以部分地被配置为程序存储空间；片内ROM也可以部分地被定义为数据存储空间。,在改进的哈佛结构中，用户可根据需要，通过设置工作方式控制寄存器PMST的3个位控信息MP/MC，OVLY和DROM，灵活方便地将片内ROM和RAM（包括SARAM和

8、DARAM）配置定义为程序存储空间或数据存储空间。,其中MP/MC、OVLY影响程序存储空间配置，DROM影响数据存储空间配置,13,64K程序存储空间,64K程序存储空间,64K数据存储空间,所有C54x片内部都含有数据存储器和程序存储器,但不同型号芯片的RAM和ROM容量及驻留区域是不相同的,14,VC5402DSP片内配置有4K字的ROM，驻留在程序存储空间的F000HFFFFH区间内。,程序存储器,CPU工作方式控制位MP/MC决定了F000HFFFFH（4K字）程序空间的片内/片外地址分配及片内ROM的使用情况。,MP/MC=1，F000HFFFFH（4K字）程序空间定义为片外存储器

9、。,MP/MC=0，F000HFFFFH（4K字）程序空间定义为片内存储器。,重复占用控制位OVLY决定了0000H3FFFH（16K字的DARAM）程序空间的片内/片外地址分配及片内DARAM的使用情况。,OVLY=1，0080H3FFFH（约16K字）可定义为片内程序存储空间，能片内寻址(但不得与数据存储地址重叠)；,OVLY=0，0000H3FFFH（16K字）被定义为片外程序存储空间，只能片外寻址(0000H3FFFH 全部作为数据存储地址)。,MP/MC和OVLY位的状态影响着程序存储空间的分配,F800HFBFFH(1K字)：Bootload引导程序FC00HFCFFH(256字)

10、：u律扩展表FD00HFDFFH(256字)：A律扩展表FE00HFEFFH(256字)：sine表FF00HFF7FH(128字)：机内自检程序FF80HFFFFH(128字)：中断矢量表,15,两个控制位可通过PMST寄存器软件设置，其状态对VC5402DSP程序存储空间配置的影响见下表,程序存储器,16,MP/MC可以通过装载PMST寄存器软件设置，也可以通过MP/MC引脚(32)硬件设置。,程序存储器,硬件复位时，CPU首先检测MP/MC引脚状态并存储到PMST中,如果MP/MC引脚为低电平，则VC5402片内的4K字ROM将自动映射到程序存储空间第0页的F000HFEFFH内，同时，

11、中断向量指针指向片内程序存储空间的FF80H。,如果MP/MC引脚为高电平，则程序空间全部定义为片外存储器，中断向量也被映射到片外程序存储空间的FF80HFFFFH。,硬件复位后，CPU将忽略MP/MC引脚状态，可通过软件编程设置MP/MC控制位来决定程序存储空间的分配.,17,数据存储器,0000H007FH(128字)为特殊功能寄存器空间，CPU及片内外设寄存器驻留在该区域，构成DSP存储器映像寄存器MMR;,0080H3FFFH（约16K字）为片内DARAM数据存储空间，当CPU产生的数据地址在片内数据存储器范围内时,可直接对片内数据存储器寻址;,4000HEFFFH（44K字）为片外数

12、据存储空间，需外扩片外数据存储RAM，当CPU产生的数据地址不在片内数据存储器范围内时,则自动对片外数据存储区寻址；,F000HFFFFH（4K字）的数据存储空间的片内/片外地址分配由DROM位控制决定:,DROM1，F000HFFFFH可部分地定义为片内数据存储空间；,DROM=0，F000HFFFFH定义为片外数据存储空间。,VC5402DSP片内含有16k字的DARAM，驻留在数据存储空间的0000H3FFFH区间内，可片内寻址。,18,控制位DROM可通过PMST寄存器软件设置，其状态对 VC5402DSP数据存储空间配置的影响见下表,数据存储器,19,为提高CPU并行处理能力，通常将

13、数据存储器划分为80H个存储单元(128字)的数据块，构成若干个数据页。VC5402可寻址64K字的数据存储空间，即64K的数据空间可被分成512页(其中片内16K字的DARAM被分成128页)，每页128个字单元。,数据存储器,VC5402数据存储空间及其DARAM前1K字的空间配置示意如下图所示。,20,DP9-bit,9-bit的DP指向数据存储空间的512个数据页中的一页,0,1,2,510,511,7-bit的偏移地址指向某数据页中128个单元中的一个,LD#0000H,ALD#02H,DPADD 00H,16,ASTH A,7FH,数据存储器,21,VC5402的数据存储器及其DA

14、RAM前1K字的空间配置示意图,0000H,0020H,0080H,0100H,0180H,0200H,0280H,0300H,0380H,数据存储器,03FFH,22,图中看出，C5402DSP片内DARAM的前1K字中,数据存储空间第0页被配置为特殊功能寄存器区，驻留着存储器映像CPU/外设寄存器，用户不得占用(OVLY位的设置对其不起作用)：0000H一001FH区间内连续分布着30个CPU特殊功能寄存器；0020H一007FH区间内，分布着片上外设处理寄存器。,数据存储器,这些位于数据存储空间第0页上的特殊功能寄存器均属存储器映像寄存器MMR。寻址存储器映像CPU寄存器无须等待时间，而

15、寻址存储器映像外设寄存器则至少需要2个机器周期，具体由片内外设电路决定。,从0080H开始将DARAM分成每80H(128字)个存储单元为一个数据页，以便于CPU的并行操作，提高芯片的高速处理能力。,23,CPU 映 射 寄 存 器,24,CPU 映 射 寄 存 器,25,外设 映 射 寄 存 器,26,27,54XDSP中所有的片内/片外-程序/数据存储器分别统编址，从0000H-FFFFH。,存储器结构,存储器小结,所有54xDSP都含有片内数据存储器和程序存储器,但不同型号的DSP片内RAM和ROM容量及驻留区域不相同。,与片外存储器相比，片内存储器不需插入等待状态时间，具有速度快和功耗

16、小等优点。当然，片外扩展存储器的存储能力，则是片内存储器无法比拟的。,在改进的哈佛结构中，PMST的3个控制位MP/MC，OVLY和DROM可以灵活地重新配置片内ROM和RAM的程序/数据空间(地址不能重叠)。,MP/MC、OVLY影响程序存储空间配置，DROM影响数据存储空间配置,28,TMS320C54x系列所有芯片的中央处理器CPU完全相同，由运算部件(硬件)和控制部件(软件)组成:,处理器结构,2控制部件 控制部件是C54x芯片的中枢神经。C54x控制部件包括3个16位CPU工作状态和方式控制寄存器：状态寄存器ST0和ST1，工作方式控制寄存器PMST。,1运算部件TMS320C54x

17、运算部件硬件结构主要包括：,（1）一个40位的算术逻辑运算单元(ALU),（2）两个40位的累加器,（3）一个移位-1630位的桶形移位寄存器,（4）硬件乘法/累加器单元,（5）16位数据暂存器,（6）比较、选择和存储单元(CSSU),（7）指数编码器,29,40位算逻单元ALU,40位累加器A/B,桶形移存器,乘法累加单元,数据暂存器,比较选择存储单元,指数编码器,30,40位的算术逻辑运算单元ALU执行算术和逻辑操作功能。大多数算术逻辑运算指令都是单周期指令。ALU的输入：（1）来自移位寄存器的输出（2）来自数据总线DB、CB的操作数（3）来自累加器A、B中的数据（4）来自寄存器T 中的数

18、据ALU的输出：除存储操作指令(ADDM、ANDM、ORM和XORM)外，ALU的运算结果通常都被传送到40位的目的累加器A或B中。ALU受SXM,OVM,C16,C位控制,同时影响OVA/B,ZA/B,TC位.,算术逻辑运算单元,运算部件,31,ALU结构框图,运算部件,32,累加器A和B都可以配置成乘法器加法器或ALU的目的寄存器，用来存放从ALU和乘加单元输出的数据同时，其运算结果也能输出到ALU或乘加单元中。此外，在执行MIN和MAX指令或者并行指令LD MAC时都要用到它们(一个累加器加载数据，另一个完成运算)累加器A和B的主要区别在于：累加器A的高16位可作为乘法器的一个输入，而累

19、加器B则不能;另外累加器A的低16位可用于寻址。累加器A和B都可分为三部分：,累加器A和B,运算部件,33,bit39-32称作累加器的保护位,既可防止诸如自相关那样的迭代运算时溢出,也可用做符号扩展;Bit31-16称作累加器的高位字，Bit15-0称作累加器的低位字。,AG,AH,AL,保护位,高阶位,低阶位,累加器A,39-32,31-16,15-0,BG,BH,BL,保护位,高阶位,低阶位,累加器B,39-32,31-16,15-0,累加器A和B的主要差别在于累加器A的高16位可以用作乘法器的一个输入,而累加器B不能。,运算部件,34,C54xDSP桶形移位寄存器的任务是为输入/输出的

20、数据定标。有一个与累加器或数据总线(CB、DB)相连接的输入以及一个与ALU或EB总线相连接的输出，能将输入数据进行0-31位的左移和0-16位的右移。所移的位数由ST1中的移位数域(ASM)、被指定作为移位数寄存器的暂存器(TREG)或指令操作数决定。移存器的输入：（1）来自数据总线DB、CB的操作数（16位/32位）（2）来自累加器A、B中的数据（40位）移存器的输出：（1）至ALU的一个输入端（2）至写数据总线EB 移位操作受ASM,TREG,SXM,TC位与指令操作数的控制与影响。,桶形移位寄存器,运算部件,35,桶形移位寄存器结构框图,运算部件,36,40位的桶形移位寄存器功能任务是

21、：（1）在ALU运算前，对来自数据存储器的操作数或者累加器的值进行定标。（2）对累加器的值进行算术或逻辑移位。（3）对累加器进行归一化处理。（4）对累加器存储到数据存储器的值送走之前进行定标。,运算部件,37,乘法/加法器由乘法器、加法器、带符号/无符号输入控制、小数控制、零检测器、舍入器、溢出/饱和逻辑电路和暂存寄存器TREG组成。乘法器的一个输入端X的数据可从来自暂存寄存器T、累加器A的3216位以及数据总线DB传过来的数据存储器操作数中选择；乘法器的另一个输入端Y的数据则可从来自程序总线PB传过来的程序存储器操作数、DB总线和CB总线传过来的数据存储器操作数以及累加器A的3216位中选择

22、。17X17乘法器的输出接至加法器的一个输入端。,乘法/加法器,运算部件,38,硬件乘法/加法器结构框图,运算部件,39,40位加法器的一个加数来自硬件乘法器积的输出，另一个加数则来自累加器A或累加器B，一般在一个流水线周期内可以完成一次乘法累加运算。加法器的输出通过零检测器、舍入器(2的补码)、溢出/饱和逻辑电路，送至工作状态寄存器，影响溢出标志和零标志。最后的运算结果送入两个目的累加器，A还是B，由运算指令决定。,运算部件,40,比较、选择和存储单元（CSSU）完成累加器的高位字和低位字之间的最大值比较，即选择累加器中较大的字并存储在数据存储器中，不改变状态寄存器ST0中的测试/控制位和传

23、送寄存器（TRN）的值。同时，CSSU利用优化的片内硬件促进Viterbi型蝶形运算。,比较，选择和存储单元（CSSU）,运算部件,41,指数编码器是用于支持单周期指令EXP的专用硬件。在EXP指令中，累加器中的指数值能以二进制补码的形式存储在T寄存器中，该值范围为-8至31。指数值定义为前面的冗余位数减8的差值，即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过了32bits，该操作将产生负值。,指数编码器,运算部件,42,控制部件是C54x芯片的中枢神经。C54x有三个状态和控制寄存器：状态寄存器ST0，状态寄存器ST1和处理器方式状态寄存器PMST。ST0和ST1包括了各种条

24、件和方式的状态，PMST则包括了存储器配置状态和控制信息。ST0(06H)ST1(07H)PMST(1DH),控制部件,43,l 工作方式控制寄存器PMST（Processor Mode Status）PMST主要设定并控制处理器的工作方式，同时反映处理器的工作状态，其各位的定义如下图所示。,IPTR(Interrupt Vector Pointer)：中断向量指针。IPTR的9位字段（15一7）：16位中断向量地址的高9位。复位时，这9位全置成1，复位向量总是驻留在程序存储空间的FF80H地址处，即复位时，PC=FF80H。,1 15-7 6 5 4 3 2 1 0,控制部件,44,MP/M

25、C(Micro Process/Micro Computer):微处理器/微计算机工作方式选择位。这一位的信息可以由硬件连接方式决定，也可以由软件置位或清零选择。但复位时由硬件引脚连接方式决定。芯片复位时，CPU采样32#引脚的电平，电平为高时，芯片工作于微处理器状态，不能寻址片内的程序存储器(片内ROM)；电平为低时，芯片工作于微计算机状态，可以寻址片内的程序存储器。OVLY(Overlay)：RAM重复占用标志位。OVLY1，允许片内双访问数据RAM块映射到程序空间。即片上DARAM可作为程序空间寻址。但数据0页（0-7FH）作为特殊寄存器空间，不能映射。若OVLY0，则片上RAM只能作为

26、数据空间寻址。DROM(Data ROM)：数据ROM位。DROM用来控制片内ROM能否映射到数据空间。DROM=1，片内ROM可以映射到数据空间；DROM=0，则片内ROM不可以映射到数据空间。,控制部件,45,AVIS(Address Visibility)：地址可见控制位。AVIS=1，允许在地址引脚上看到内部程序空间的地址内容；而当AVIS=0时，外部地址线上的信号不能随内部程序地址一起变化。CLKOFF(Clock Off)：时钟关断位。CLKOFF=1，94#CLKOUT引脚禁止输出；CLKOFF=0，CLKOUT引脚输出时钟脉冲。SMUL（Saturation on Multip

27、lication）：乘法饱和方式位。SMUL=1，使用多项式加MAC或多项式减MAS指令进行累加时，对乘法结果进行饱和处理，SST(Saturation on Store)：存储饱和方式位。SST=1，对存储前的累加器进行饱和处理。,控制部件,46,15-13 12 11 10 9 8-0,l 状态寄存器ST0（Status 0）ST0主要反映寻址要求以及计算运行的中间状态。,ARP(Assistant Register Pointer)：辅助寄存器指针。用于间接寻址单操作数的辅助寄存器选择。当DSP处于标准运行方式时（CMPT=0），ARP0。TC(Test Control Signal)：

28、测试/控制标志。用来保存ALU的测试位操作结果，同时可以由TC的状态(0或1)控制条件分支的转移和子程序调用，并判断返回是否执行。,控制部件,47,C(Carry)：进位标志。加法进位时，置1；减法借位时，清零。OVA(Over flow of A)：累加器A的溢出标志。当ALU的运算结果送入累加器A且溢出时，OVA置1。OVB(Over flow of B)：累加器B的溢出标志。当ALU的运算结果送入累加器B且溢出时，OVB置1。DP(Data Memory Page Pointer)：数据储储器页指针。DP的9位数作为高位与直接寻址指令中的低7位结合，形成16位直接寻址方式下的数据存储器地

29、址。这种寻址方式要求ST1中的编译方式位CPL=0。,控制部件,48,15 14 13 12 11 10 9 8 7 6 5 4-0,l 状态寄存器ST1（Status 1）ST1主要反映寻址要求、初始状态设置、I/O及中断控制,BRAF(Block Repeat Action Flag)：块重复操作标志。此标志置位表示正在执行块重复操作指令；此标志位清零表示没有进行块操作。CPL(Compile mode)：直接寻址编译方式标志位，表示直接寻址选用何种指针。CPL=1表示选用堆栈指针（SP）直接寻址方式；CPL=0表示选用页指针（DP）直接寻址方式。,控制部件,49,XF(External

30、Flag)：27#外部引脚XF状态控制位。可通过软件置位或清零控制通用外部I/O引脚XF的输出状态。HM(Hold Mode)：芯片响应HOLD信号时，CPU保持工作方式标志。置1表示CPU暂停内部操作；清零表示CPU从内部处理器取指继续执行内部操作，外部地址/数据线挂起呈高阻态。INTM(Interrupt Mode)：中断方式控制位。置1（SSBX指令）则关闭所有可屏蔽中断；清零(RSBX指令)，则开放所有可屏蔽中断。此位不影响不可屏敝中断RS、NMI。OVM（Over flow Mode）：溢出方式控制位。置1（SSBX）时，ALU运算发生正溢出，目的累加器置成正的最大值(007FFFF

31、FFFH)；ALU运算发生负溢出，目的累加器置成负的最大值(FF80000000H)。清零（RSBX）时，则直接加载实际运算结果。,控制部件,50,SXM(Sign extension Mode)：符号扩展方式控制位，SXM1，数据进入ALU之前需进行符号位扩展；SXM=0，则禁止进行符号位扩展。此位可由指令SSBX 和RSBX置位或清零。C16(Double precision Arithmatic Mode)：双16位/双精度算术运算模式。C16=1，ALU工作于双16位算术运算方式；C16=0，ALU工作于双精度算术运算方式。FRCT(Fraction Mode)：小数方式控制位。FRC

32、T=1，乘法器输出自动左移1位，消去多余的符号位。CMPT(Compatibility Mode)：辅助寄存器修正方式控制位CMPT=0(标准方式)时，ARP的内容必须清零，且不能修改。CMPT=1(兼容方式)时，除AR0外，当间接寻址单个数据存储器操作数时，可通过修正ARP的内容改变辅助寄存器AR1-AR7的值。ASM(Accumulate Shift Mode)：累加器移位方式控制位。5位字段的ASM规定了从-16至15的移位(2的补码)，可以用LD指令(短立即数)对ASM加载。,控制部件,51,所有的C54x的CPU结构及功能完全相同，但片上外设的配置可能不同,一般包括如下部分:1特殊功

33、能寄存器2时钟发生器3硬件定时器4软件可编程等待状态发生器5并行口6串行口7通用IO口8中断系统,片上外设,52,TMSC5402芯片引脚,芯片引脚,C5402共有144个引脚，按功能可分为电源引脚、时钟引脚、控制引脚、地址引脚、数据引脚、通讯端口引脚、外部中断引脚、通用I/O引脚等8个部分。,53,TMSC5402芯片引脚,芯片引脚,1、电源引脚：C5402共有23个电源引脚，包括1.CPU核电压CVDD、3.端口电压DVDD以及接地引脚。,CVDD引脚：16、68、91、125、142,DVDD引脚：4、33、56、75、112、130,VSS接地引脚：3、14、34、40、50、57、7

34、0、76、93、106、111、128,54,TMSC5402芯片引脚,芯片引脚,2、时钟引脚：C5402有2个外部晶振引脚及3个时钟模式控制引脚。,96，97：外部晶振引脚,77，78，79：时钟模式控制引脚,55,TMSC5402芯片引脚,芯片引脚,3、控制引脚：C5402共有14个控制信号引脚,RS（98脚）：复位信号MSTRB（24脚）：存储器选通信号IOSTRB（25脚）：I/O选通信号PS（20脚）：外部程序存储器片选信号DS（21脚）：外部数据存储器片选信号IS（22脚）：I/O设备选择信号R/W（23脚）：读/写信号IACK（6l脚）：中断响应信号MP/MC（32脚）：DSP工

35、作方式选择信号READY（19脚）：数据准备好信号HOLD（30脚）：请求控制存储器接口信号HOLDA（28脚）：响应控制存储器响应信号 MSC（26脚）：微状态完成信号,56,TMSC5402芯片引脚,芯片引脚,4、地址引脚：C5402共有20个片外地址引脚,A0(131脚)一A3(134脚)A4(135脚)一A9(141脚)A10(5脚)A117脚A15(11脚)A16(105脚)A17(107脚)A19(109脚),D0(99脚)一D5(104脚)D6(113脚)一D15(124脚),5、数据引脚：C5402共有16个片外数据引脚,57,6、通信引脚-McBSP串口,BFSR0（43脚）

36、：串口0的同步接收信号BFSR1（44脚）：串口1的同步接收信号BDR0（45脚）：串口0的串行数据接收输入BDR1（47脚）：串口1的串行数据接收输入BCLKX0（48脚）：串口0的发送时钟信号BCLKX1（49脚）：串口1的发送时钟信号BFSX0（53脚）：串口0的同步发射信号BFSX1（54脚）：串口1的同步发射信号BDX0（59脚）：串口0的串行数据发射输出BDX1（60脚）：串口1的串行数据发射输出BCLKR0（41脚）：串口0的接收时钟信号BCLKR1（42脚）：串口1的接收时钟信号,芯片引脚,TMSC5402芯片引脚,58,HD0-HD7：数据引脚 8位并行I/O,HCS（17脚

37、）：片选信号,HAS（13脚）：地址选通信号,HBIL（31脚）：字节识别信号,HCNTL0、1（39脚、46脚）：主机控制信号,HDS1、2（127、129脚）：数据选通信号,HINT/TOUT1（51脚）：HPI申请中断信号,HRDY（55脚）：HPI数据准备好信号,HR/W（18脚）：主机向HPI读写信号,芯片引脚,TMSC5402芯片引脚,6、通信引脚-HPI并口,59,TMSC5402芯片引脚,芯片引脚,7、外部中断引脚：C5402共有1个不可屏蔽中断和4个可屏蔽中断引脚,NMI（63脚）：1个不可屏蔽中断引脚INT0（6467脚）：4个可屏蔽外部中断引脚,XF（27脚）：输出引脚B

38、IO（31脚）：输入引脚,8、通用I/O引脚：C5402只有2个通用I/O引脚,配合XC指令可监控引脚状态,可用SSBX置1可用RSBX清0,60,C5402的144个引脚除上述赋予了功能的引脚外，还有若干没有使用的空脚NC，另外在具体应用时也会有一些功能引脚暂时闲置不用，对于这些闲置未用引脚的处理原则是：(1)空脚NC可以悬空不接。(2)闲置未用的输出引脚可以悬空不接。(3)闲置未用的输入引脚不能悬空不接，而应将它们上拉或下拉为固定电平。(4)关键的控制输入引脚未用时，应固定接为适当状态，例如：Read引脚未用时应固定接为有效状态，而Hold引脚未用时应固定接为无效状态。(5)闲置未用的I/

39、O引脚未用时，应区别对待：如果缺省状态为输入引脚，则同(3)处理，将它们上拉或下拉为固定电平；如果缺省状态为输出引脚，则同(2)处理，可以悬空不接。,芯片引脚,61,复位是一种非屏蔽外部中断，可以在上电时或其它任何时候对DSP进行复位操作，为保证DSP可靠复位，RS引脚必须保持至少5个主频(CLKOUT)时钟周期的低电平。,TMSC5402DSP复位操作,复位时：IPTR所有位被置1，即IPTR=1FFH PC1111 1111 1000 00000FF80H MP/MC位状态与MP/MC引脚相同 产生中断响应信号IACK 产生同步复位信号SRESET 初始化下列状态位INTM=1 IFR=0

40、 ARP=0 ASM=0AVIS=0 BRAF=0 DP=0 CMPT=0OVLY=0 DROM=0 C=1 C16=0CPL=0 FRCT=0 HM=0 SXM=1OVA=0 OVB=0 OVM=0 XF=1TC=1 CLKOFF=0,一般有两种复位方式：上电复位与工作中的按键复位。,硬件复位后，程序计数器PC指向0FF80H，若MP/MC=0，则从片内ROM的0FF80H处开始执行程序；若MP/MC=1，则从片外ROM的0FF80H处开始执行程序。由于硬件复位中断地址固定不变，欲改变中断入口地址，则需重新加载IPTR，这样中断向量就能被重新映射到其它入口地址。例如：复位后，用0001H加载

41、IPTR，中断向量就被转移到从0080H单元开始的程序存储空间了。,98,62,第2章 习 题简要说明54XDSP芯片的结构组成及主要性能。5402DSP的多条总线在程序执行过程中各司其职,试以单周期指令ADD*AR2,*AR3,A为例,说明执行过程中各条总线的使用情况。3.设某VC5402DSP需固化10K字的用户程序，试考虑：(1)当需留有6K字的数据存储空间时，应如何设置MP/MC、OVLY和DROM以合理分配片内资源？(2)当需留有16K字的数据存储空间时，又应如何设置MP/MC、OVLY和DROM以合理分配片内/片外资源？4.VC5402DSP的64K数据存储器被划分成512个数据块(页)，试回答：(1)片内DARAM的最后一个单元处于第几页上(DP=?)(2)该单元的16位绝对地址？,