MOS集成电路工艺基础.ppt

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1、1,2.3 MOS集成电路工艺基础,在前面的讨论中，我们已看到多个晶体管的平面图形和剖面结构（图2-1），那么，它们是怎么在硅片上形成的呢?在这一节中，将介绍集成电路的基本加工工艺技术，稍后将介绍简化的CMOS集成电路加工工艺流程，并讨论有关的技术问题。,2,2.3.1 基本的集成电路加工工艺 2.3.2 集成电路生产线 2.3.3 深亚微米工艺特点 2.3.4 制造影响设计 2.3.5 CMOS集成电路加工过程简介 2.3.6 CMOS工艺的主要流程 2.3.7 Bi-CMOS工艺技术 2.3.8 体硅CMOS工艺设计中阱工艺的选择,3,2.3.1 基本的集成电路加工工艺 在计算机及其VLS

2、I设计系统上设计完成的集成电路版图还只是一些图像或(和)数据，在将设计结果送到工艺线上实验时，还必须经过一个重要的中间环节：制版。所以，在介绍基本的集成电路加工工艺之前，先简要地介绍集成电路加工的掩模(Masks)及其制造。通常我们看到的器件版图是一组复合图，这个复合图实际上是由若干个分层图形叠合而成，这个过程和印刷技术中的套印技术非常相像。,4,制版的目的就是产生一套分层的版图掩模，为将来进行图形转移，即将设计的版图转移到硅片上去做准备。制版是通过图形发生器完成图形的缩小和重复。在设计完成集成电路的版图以后，设计者得到的是一组标准的制版数据，将这组数据传送给图形发生器(一种制版设备)，图形发

3、生器（PG-pattern generator）根据数据，将设计的版图结果分层的转移到掩模版上(掩模版为涂有感光材料的优质玻璃板)，这个过程叫初缩。,5,人工设计和绘制版图，有利于充分利用芯片面积，并能满足多种电路性能要求。但是效率低、周期长、容易出错，特别是不能设计规模很大的电路版图。因此，该方法多用于随机格式的、产量较大的MSI和LSI或单元库的建立。(DRC-设计规则捡查),6,在获得分层的初缩版后，再通过分步重复技术，在最终的掩模版上产生具有一定行数和列数的重复图形阵列，这样，在将来制作的每一个硅圆片(Wafer)上将有若干个集成电路芯片。通过这样的制版过程，就产生了若干块的集成电路分

4、层掩模版。通常，一套掩模版有十儿块分层掩模版。集成电路的加工过程的复杂程度和制作周期在很大程度上与掩模版的多少有关。集成电路的加工工艺过程是由若干单项加工工艺组合而成。下面将分别介绍这些单项加工工艺。,7,1光刻与刻蚀工艺 光刻是加工集成电路微图形结构的关键工艺技术，通常，光刻次数越多，就意味着工艺越复杂。另方面，光刻所能加工的线条越细，意味着工艺线水平越高。光刻工艺是完成在整个硅片上进行开窗的工作。光刻技术类似于照片的印相技术，所不同的是，相纸上有感光材料，而硅片上的感光材料-光刻胶是通过旋涂技术在工艺中后加工的。光刻掩模相当于照相底片，一定的波长的光线通过这个“底片”，在光刻胶上形成与掩模

5、版（光罩）图形相反的感光区，然后进行显影、定影、坚膜等步骤，在光刻胶膜上有的区域被溶解掉，有的区域保留下来，形成了版图图形。,8,9,光刻(Photolithography&Etching)过程如下：1涂光刻胶2掩膜对准3曝光4显影5刻蚀：采用干法刻蚀（Dry Etching）6去胶：化学方法及干法去胶(1)丙酮中，然后用无水乙醇(2)发烟硝酸(3)等离子体的干法刻蚀技术,10,光刻工艺的发展：70年代的光刻只能加工35m线宽，45 wafer。那时的光刻机采用接触式的。如：Canon，采用紫外线光源，分辨率较低。80年代发明了1:1投影式光刻机，可加工12m线宽，56wafer。代表产品有美

6、国的Ultrotec。存在问题是：（1）Mask难做，要求平坦，不能有缺陷。（2）Wafer与Mask之间有间隙，使一些尘埃颗 粒加入，造成影响。另外，有光折射产生。,11,12,80年代后期出现了Wafer Stepper，10:1或5:1，使芯片加工进入了0.8m的时代。代表产品有：美国的GCA，日本的Canon，Nikon及荷兰的ASM。另外，美国的KLA更加先进，它带有Mask检查及修正系统。它将Mask上的图形缩小5倍后投影到硅片上，因此，使缺陷缩小很多。它使用的光源仍是紫外线，但是用的是g-line，波长在436nm，可加工：0.81.0m（大生产），0.50.8m（科研）芯片。,

7、13,90年代对Stepper的改进大致两个方面，一是在光源上：（1）用i-line的紫外线，波长在365nm，可加工0.50.6m的芯片。（2）若用准分子激光光源KrF下，波长大约248nm，可加工：0.250.5m（大生产)，0.07 0.1m（科研）的芯片。（3）还有用电子束（E-Beam）光源的，主要用于做Mask。二是在制作Mask上下功夫，并带有Mask的修正功能，可通过检测Mask上的缺陷，调整曝光过程。,14,15,如果光刻胶是正性胶(光致分解)，则光刻胶膜的图形与掩模版图形属性相同。如果光刻胶是负性胶(光致聚合)，则光刻胶膜的图形与掩模版图形属性相反。刻蚀是将光刻胶膜上的图形

8、再转移到硅片上的技术。刻蚀的任务是将没有被光刻胶膜保护的硅片上层材料刻蚀掉。这些上层材料可能是二氧化硅、氮化硅、多晶硅或者是金属层等。刻蚀分为干法刻蚀和湿法刻蚀，干法刻蚀是以等离子体进行薄膜刻蚀的技术，湿法刻蚀是将被刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。,16,干法刻蚀借助等离子体中，产生的粒子轰击刻蚀区，是各向异性的刻蚀技术，即在被刻蚀的区域内，各个方向上的刻蚀速度不相同。湿法刻蚀是各向同性的刻蚀方法，利用化学反应过程去除待刻蚀区域的薄膜材料。通常，氮化硅、多晶硅、金属以及合金材料采用干法刻蚀技术，二氧化硅采用湿法刻蚀技术，有时金属铝也采用湿法刻蚀技术。通过刻蚀，或者是形成了图形线条，如多晶

9、硅条、铝条等，或者是裸露了硅本体，为将来的选择掺杂确定了掺杂的窗口。,17,虽然，光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。2掺杂工艺 通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的价元素，如硼，或价元素，如磷、砷等掺入半导体衬底。,18,19,例如，在N型衬底上掺硼，可以使原先的N型衬底电子浓度变小，或使N型衬底改变成P型；如在N型衬底表面掺磷，可以提高衬底的表面杂质浓度。掺杂分为热扩散法掺杂和

10、离子注入法掺杂。由光刻工艺(刻蚀)为掺杂确定掺杂的区域，在需要掺杂处(即掺杂窗口)裸露出硅衬底，非掺杂区则用一定厚度的二氧化硅或者氮化硅等薄膜材料进行屏蔽。离子注入则常采用一定厚度的二氧化硅、光刻胶或这两层材料同时作为掺杂屏蔽。,20,对P型衬底，如果将一定浓度的价元素掺入，将使原先的P型衬底空穴浓度变低，或使P型衬底改变为N型。同样的，如果在P型衬底表面掺硼，将提高P型衬底的表面浓度。所谓热扩散掺杂就是利用原子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向硅中扩散并形成一定的分布。热扩散通常分两个步骤进行：预淀积和再分布。预淀积是在高温下，利用杂质源，如硼源、磷源等，对硅片上的掺杂窗口进

11、行扩散，在窗口处形成一层较薄但具有较高浓度的杂质层。这是一种恒定表面源的扩散过程。,21,再分布是利用预淀积所形成的表面杂质层做杂质源，在高温下将这层杂质向硅体内扩散的过程。通常再分布的时间较长，通过再分布，可以在硅衬底上形成一定的杂质分布和结深。再分布是限定表面源扩散过程。离子注入是另一种掺杂技术，离子注入掺杂也分为两个步骤：离子注入和退火再分布。离子注入是通过高能离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入硅本体，在其他部位，杂质离子被硅表面的保护层屏蔽，完成选择掺杂的过程。进入硅中的杂质离子在一定的位置形成一定的分布。通常，离子注入的深度(平均射程)较浅且浓度较大，必须重新使它们再分

12、布。,22,同时，由于高能粒子的撞击，导致硅结构的晶格发生损伤。为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度在450950之间，掺杂浓度大则退火温度高，反之则低。在退火的同时，掺入的杂质同时向硅体内进行再分布，如果需要，还要进行后续的高温处理以获得所需的结深和分布。离子注入技术以其掺杂浓度控制精确、位置准确等优点，正在取代热扩散掺杂技术，成为VLSI工艺流程中掺杂的主要技术。,23,3氧化及热处理 硅氧化成二氧化硅工艺是集成电路工艺的又一个重要的工艺步骤。氧化工艺之所以重要是因为在集成电路的选择掺杂工艺中，二氧化硅层是掺杂的主要屏蔽层，同时由于二氧化硅是绝缘体，

13、所以，它又是引线与衬底，引线与引线之间的绝缘层。氧化工艺是将硅片置于通有氧气气氛的高温环境内，通过到达硅表面的氧原子与硅的作用形成二氧化硅。,24,改进的氧化炉,25,在表面已有了二氧化硅后，由于这层已生成的二氧化硅对氧的阻碍，氧化的速度是逐渐降低的。由于硅和二氧化硅的晶格尺寸的差异，每生长1m的二氧化硅，约需消耗0.44m的硅。氧化工艺是一种热处理工艺。在集成电路制造技术中，热处理工艺除了氧化工艺外，还包括前面介绍的退火工艺、再分布工艺，以及回流工艺等。回流工艺是利用掺磷的二氧化硅在高温下易流动的特性，来减缓芯片表面的台阶陡度，减小金属引线的断条情况。,26,4气相沉积工艺 在集成电路制造中

14、，除了可以利用硅氧化产生二氧化硅外，其他的各类薄膜则都是通过某种方法沉积到硅的表面。所谓气相沉积是某些气体分子在反应室发生化学反应，产生固态粒子并沉积在硅片表面生成薄膜的过程。在集成电路工艺中，有两类基本的气相沉积技术：物理气相沉积(PVD-Physical Vapor Deposition)和化学气相沉积(CVD-Chimical Vapor Depositiom)。,27,PVD技术有两种基本工艺：蒸镀法和溅镀法。前者是通过把被蒸镀物质(如铝)加热，利用被蒸镀物质在高温下(接近物质的熔点)的饱和蒸气压，来进行薄膜沉积；后者是利用等离子体中的离子，对被溅镀物质电极进行轰击，使气相等离子体内具

15、有被溅镀物质的粒子，这些粒子沉积到硅表面形成薄膜。在集成电路中应用的许多金属或合金材料都可通过蒸镀或溅镀的方法制造。淀积铝也称为金属化工艺，它是在真空设备中进行的。在硅片的表面形成一层铝膜。,28,CVD是利用化学反应的方式在反应室内将反应物生成固态的生成物，并沉积在硅片表面的一种薄膜沉积技术。在集成电路工艺中能够用CVD技术沉积的薄膜材料包括：二氧化硅、氮化硅、多晶硅、硅单晶等。其中，用于沉积硅单晶的CVD技术习惯上成为“外延”。,29,淀积多晶硅淀积多晶硅一般采用化学汽相淀积（LPCVD）的方法。利用化学反应在硅片上生长多晶硅薄膜。适当控制压力、温度并引入反应的蒸汽，经过足够长的时间，便可

16、在硅表面淀积一层高纯度的多晶硅。淀积PGS与淀积多晶硅相似，只是用不同的化学反应过程，这里不一一介绍了。,30,在集成电路工艺中，通过CVD技术沉积的薄膜有重要的用途。例如，氮化硅薄膜可以用做场氧化(一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，称为场区)的屏蔽层。因为氧原子极难通过氮化硅到达硅，所以，在氮化硅的保护下，氮化硅下面的硅不会被氧化。又如外延生长的单晶硅，是集成电路中常用的衬底材料。众所周知的多晶硅则是硅栅MOS器件的栅材料和短引线材料。,31,5.钝化工艺在集成电路制作好以后，为了防制外部杂质，如潮气、腐蚀性气体、灰尘侵入硅片，通常在硅片表面加上一层保护膜，称为钝化。目

17、前，广泛采用的是氮化硅做保护膜，其加工过程是在450C以下的低温中，利用高频放电，使 和 气体分解，从而形成氮化硅而落在硅片上。下面以N型硅上扩散硼制做二极管为例，说明平面工艺的工艺流程。,32,涂光刻胶（正）,选择曝光,热氧化,SiO2,33,去胶,掺杂,显影（第1次图形转移）,刻蚀（第2次图形转移）,34,蒸发镀Al 膜,光刻Al 电极,CVD 淀积SiO2 膜,光刻引线孔,35,2.3.2 集成电路生产线,集成电路生产线(IC production Line)是实现IC制造的整体环境，由净化厂房、工艺流水线和保证系统(供电、纯水、气体纯化和试剂组成。IC发展到VLSI后，加工特征尺寸达到

18、亚微米级，集成度上升到106以上，从而对各道工艺环节和制造环境的颗粒和微污染控制都很严格，IC生产线把相关的工艺设备视为一个整体，在群体内实现高度的自动控制，井保证相应的净化条件。硅片在群体间由机器人或机械手传递，整个生产过程实现了无纸化、在线质量检测、统计分析以及信息的实时管理。,36,1.IC生产线模式,IC生产线主要有两种模式：大批量生产线与标准工艺生产线。1).集成电路大批量生产线(IC Mass Production Line)这是一种传统的IC生产线。其功能是大批量生产单品种(或品种系列)通用IC如各种DRAM生产线等。其产品由厂方自己设计，并对产品的最终性能负责。这种生产线的产品

19、质量稳定、成本低廉，但缺乏柔性。其年投片量通常达到10万片以上(相应的年电路产量为几千万块，乃至几亿块)，才能达到经济生产规模而具有国际市场竞争力。,37,建立这样一条生产线的资金已由数千万美元上升到数亿(10亿以上)美元，生产运行费也相应增加，而产品的单位功能价格却继续大幅度下降。2).标准工艺加工线(Foundry)Foundry引入IC后，通常称之为晶园代工线，它是用来制造用户特定设计的ASIC的一种方式，它运用成熟的标准工艺为多方用户服务，既保证有符合技术规范要求的性能，又保证有相当高的成品率，还要按照用户选择，提供辅助性的服务，包括设计程序、试验和封装等。,38,通常使用方要首先通过

20、Foundry的说明书，了解不同工艺的设计规则和指标，然后以一定的数据形式提供文件。Foundry工程师们采用一定的软件，将电路文件换成制版用数据。另一方面，具有设计专长的系统公司，也可以按照Foundry的FET模型和版图设计规则来设计IC。2.标准加工线用户 Foundry的用户可分成三种主要类型：整机厂家、IC设计公司和IC芯片制造专业公司。各类用户的表现特征如下表所示。,39,Foundry用户的表现特征,40,Foundry的出现，是IC设计公司赖于生存和发展的基础。也有相一些IC专业制造厂家利用别家的Foundry生产自己主导产品的配套产品。下面介绍Foundry的实例(TSM公司

21、)。其投资及加工能力见下表。TSMC公司标准加工线投资及加工能力,41,(1)服务过程：ASIC设计-制版-芯片制造-探针测试-成品测试-产品交用户。(2)服务方针：高质量、低成本、短周期。(3)ASIC设计服务：提供设计规划、符号库给用户进行功能验证和时序分析；提供设计工具供用户使用；进行逻辑图输入到最终成品的全过程服务。(4)封装服务：高可靠的陶瓷封装；价格便宜的塑料封装。(5)测试服务：产品探针测试及最终测试；测试程序生成与优化、测试培训、测试方案论证；探卡制作、负载板制作；适应逻辑电路及存储器测试等。,42,目前，许多半导体制造工厂面临一些严峻的挑战：一是建厂投资问题，由于建厂投资资金

22、比投资工厂的收入增长更快，许多公司难以负担，特别是新一代更昂贵和风险更大，也减缓了技术革新的进程；二是投资回报周期问题，因为半导体市场的竞争很大部分取决于产品研制时间；三是产品的多品种和小批量问题，这必然增加了产品的成本。,43,3.模拟工厂 由于传统的大批量生产的方式不能适应小批量、多品种、短周期经济生产的要求，许多半导体厂家、大学和研究部门都在为半导体制造的柔性化和计算机集成制造(CIM)控制开辟新的途径，因此，模拟工厂、可编程工厂等应运而生。1)模拟工厂 它是以各种不同层次的计算机模拟(例如：工艺、设备、器件、电路及生产线)为基础来完成工厂中设计和制造加工的快速产生试样的软件环境。它们可

23、以被用来设计工艺流程、评估工艺的可能性，使工厂生产率达到最佳化，预测产品的出厂时间，另外还有许多其他功能。,44,2)可编程工厂 它基本上是用计算机控制的设备来装备柔性化工厂，可用各种软件对工艺、设备和生产操作程序进行快速编程和重新组合。可编程工厂的基础就是广泛应用CIMS(计算机集成制造系统)的新一代柔性多功能设备。这种设备能一次快速处理一个半导体晶片，就地完成多个工艺步骤，单片处理也便于实现现场和实时监控。这种工艺设备是模块式的，具有普通的机械和电子接口，模块化和标准化的设备可减少技术升级所必需的设备数量和资金。而CIMS可用来制定规范、进行监控和信息管理，它能在时间和可靠性两者之间进行折

24、衷，并可安排和跟踪工厂中同时运行的许多不同产品，使工厂的设备利用率最大。,45,3)柔性制造技术 指的是具有对生产条件变化或新环境及时作出响应能力的生产过程。其柔性主要表现在：生产设备的零件、部件可根据所加工产品的需求变换；对加工产品的批量可平衡地作出重大而迅速的调整；可对加工产品的性能参数作出迅速变换井及时投入生产；可迅速而有效地综合应用新技术；对用户、贸易伙伴和供应商的需求变化迅速作出反应。,46,2.3.3 深亚微米工艺特点,通常将0.35m以下的工艺称为深亚微米(DSM)。目前，国际上 O.18m工艺已很成熟，0.13m工艺也趋成熟，开始步入批量生产阶段。深亚微米工艺的主要优点如下。(

25、1)面积(Size)缩小 图形尺寸的减小使得芯片面积相应减小，集成度随之得到很大提高。例如，采用o.13m工艺生产的ASIC，其芯片尺寸比采用0.18m工艺的同类产品小50。,47,(2)速度(Speed)提高 寄生电容的减小使得器件速度进一步提高。目前采用0.13m工艺已生产出主频超过1GHz的微处理器。片上系统时钟频率则可以工作在100MHz以上。(3)功耗(Power Consumption)降低 例如采用0.13m工艺生产的微处理器，其功耗比采用0.18m工艺的产品要低 40，而性能却提高了20。,48,由于深亚微米工艺具有集成度高、速度高、功耗低、成本低等优点，因此特别适用于电子系统

26、集成。但是，深亚微米的互连线分布参数的影响随着集成度的提高也越来越突出，线延迟对电路的影响可能超过门延迟的影响，而成为主要制约因素，并极大地制约着前端设计的概念和过程。,49,制造影响设计,先进的芯片制造技术引导并制约着芯片的设计技术，其影响有以下几个方面。1扩宽了设计的技术空间(1)0.18m CMOS/BiCMOS技术使得研制高速信号信息处理器更加有利。(2)集成度、复杂度提高。目前已经高达1000万门单片左右，为研究ALU、多通道等系统级设计提供了必备的前提条件。,50,(3)CPU一类芯片可内装超过256KB RAM，这对于许多信号处理器的设计非常必要。(4)虽然速度和功耗始终是一对矛

27、盾，但是采用 3V/2.2V 供电使功耗显著降低，且性能改善。(5)四层以上金属互连等技术进入实用阶段，致使芯片可以做得更小。(6)多芯片模块MCM(Multi-Chip Module)技术使片间互连缩短，有利于系统设计。,51,(7)封装技术使得引脚数可大于500，致使研制规模较大的多芯片模块成为可能。这时的封装可采用多种表面安装式封装，如塑料有引线芯片载体(PLCC-Plastic Leaded Chip Carrier)，薄形四边形有引线的方形扁平封装，引脚84524根(TQFP-Thin Quad Flat Package)，陶瓷针栅阵列封装，引脚从64500根(CPGA-Cerami

28、c Pin Grid Array)和塑料针栅阵列封装 PPGA(Plastic Pin Grid Array)等多种形式。(8)高效测试技术的不断突破降低着芯片、系统的测试成本。,52,2提高了对设计的要求(1)系统时钟频率可大于200MHz。(2)在RF信号环境下工作需考虑阻抗匹配和互连线串扰(Crosstalk)。(3)有256个，甚至越来越多的输入/输出测试端口。测试以I/O故障为主，主要目的是考核制造正确性。(4)要求设计师懂得测试需求、测试分析技术和可测性设计技术。在系统结构设计时加入DFT(Design For Test)，即面向测试的设计或可测性 设计。(5)需要解决大于1050

29、W的芯片功耗和散热问题，解决途径需要贯穿设计的各个层次，包括电路拓扑结构和封装。(6)改善模拟时的逼真精度，特别是布线后仿真。,53,3促成了新的设计理念(1)由于线延迟变大，在布局布线时可以采用时序驱动和密度/复杂度驱动；甚至在顶层设计时就需要提前考虑布局布线。(2)总体结构设计比电路设计费时。(3)调试联调比总体设计费时。(4)物理设计离设计者更近。(5)需要缩短设计制造的反馈周期，以尽快找出错误。(6)需要更逼真的多芯片和多种工艺的模拟环境。,54,2.3.5 CMOS集成电路加工过程简介一、硅片制备二、前部工序,55,掩膜1：P阱光刻，确定P阱区域的大小和区域，使NMOS管可以位于阱中

30、。具体步骤如下：1生长二氧化硅：,56,2P阱光刻：涂胶、掩膜对准、曝光、显影、刻蚀 3去胶 4掺杂：掺入B元素,57,掩膜2：光刻有源区，确定薄氧化层区域的大小和位置，以便将来形成栅极以及注入N型和P型离子成为MOS晶体管的源极和漏极，而原来的厚氧化层在此区域中将被刻蚀掉并生长成薄氧化层。淀积氮化硅光刻有源区场区氧化去除有源区氮化硅及二氧化硅生长栅氧淀积多晶硅,58,59,掩膜3：光刻多晶硅，确定多晶硅栅极的位置和多晶硅连线的图形，该掩膜确定了P型MOS和N型MOS晶体管沟道的长度。,60,掩膜4：P+区光刻，用于形成P型离子注入区域，构成P型MOS晶体管。若该区域不N型衬底上而是在P型阱上

31、，那么所形成的将是接到P型阱的欧姆接触或称为阱接触（Well Contact）。1、P+区光刻；2、离子注入B+，栅区有多晶硅做掩蔽，称为硅栅自对准工艺；3、去胶。,61,掩膜5：N+区光刻，与掩膜4成互补形式，与掩膜4有相同的功能，同样是为了制做MOS晶体管。而在N型衬底的部分也是为了形成同衬底的接触。完成该工序后，将在硅片上淀积一层氧化硅做绝缘用。1、N+区光刻；2、离子注入P+；3、去胶。,62,掩膜6：光刻接触孔，用来确定接触孔的位置和大小。在进行该工序时，会将所有的氧化硅全部腐蚀掉直到硅表面。其目的是建立金属层与其它物质层的连接关系。例如，金属与扩散层、金属与多晶层。在制造双层金属布

32、线时，则需要第二层金属的接线光刻版；而制造双层多晶硅布线时。则需要第二层多晶硅的接线光刻版。,63,64,掩膜7：光刻铝引线1、淀积铝 2、光刻铝,65,掩膜8：刻钝化孔。在硅片上淀积钝化层后，利用掩膜8在适当的地方开出压焊区（pad 焊盘），以提供将来跟外界连接的地方。中测打点,66,三、后部封装（在另外厂房）（1）背面减薄（2）划片、掰片（3）粘片（4）压焊：金丝球焊（5）切筋（6）整形（7）密封（8）沾锡：保证管脚的电学接触（9）老化（10）成测（11）打印、包装,67,68,2.3.6 CMOS工艺的主要流程,CMOS工艺由许多步工艺步骤组成，对于不同的流水线，工艺过程略有差别，但主要

33、的步骤基本相同。,69,图2-29(p.31)描述了一个p阱硅栅CMOS电路的工艺过程的主要步骤，它只是一个工艺的例子，用以说明在CMOS工艺流水线上，如何通过工艺步骤获得我们所需的结构和器件。下面，按照图示的顺序说明各工艺步骤的目的以及工艺的结果。这里，有时一个剖面结构所示的结构是由两个或两个以上的工艺步骤完成的。,70,(a)初始氧化(一次氧化)。初始氧化的目的是在已经清洗洁净的N型硅表面上生长一层二氧化硅(0.35m0层，作为P型衬底(p阱)掺杂的屏蔽层。(b)第1次光刻和离子注入硼B+。这一次光刻采用的是第一块光刻掩模版，其图形是所有需要制作p-阱和相关p-区域的图形，刻蚀过程可以采用

34、湿法刻蚀技术。,71,光刻和刻蚀的结果是使需要做p-阱以及相关p-区域的硅衬底裸露出来。同时，当刻蚀完毕后，保留光刻胶不去除，和光刻胶下的二氧化硅一起，作为离子注入的屏蔽层。接下来是离子注入硼B+，这是一个掺杂过程，其目的是在N型的衬底上形成P-型区域，如作为NMOS的衬底的p-阱。离子注入的结果是在注入窗口处的硅中靠近表面处形成一定的P型杂质分布，这些杂质将作为p-阱再分布的杂质源。,72,(c)退火和杂质再分布。将离子注入后的硅片去除表面的光刻胶并清洗干净，在氮气环境(有时也称为中性环境)下退火，恢复被离子注入所损伤的硅晶格。在退火完成后，在高温下进行杂质再分布。再分布的目的是为了形成所需

35、的p阱的结深，获得一定的杂质分布。为防止注入的杂质在高温处理过程中被二氧化硅“吞噬”，在再分布的初始阶段仍采用氮气环境，当形成了一定的杂质分布后，改用氧气环境。要求经过再分布后的p-阱掺杂浓度比N型衬底高510倍。,73,(d)去除表面氧化层。将硅片在湿法腐蚀液里浸泡，去除硅表面的全部氧化层，为将来的工艺，尤其是场氧化工艺，提供一个平整的硅表面。,74,(e)底氧生长。这步工艺是通过热氧化在平整的硅表面生长一层均匀的氧化层(0.06m)。生长底氧层的目的是作为硅与氮化硅的缓冲层。因为，下一步工艺是沉积氮化硅，而氮化硅与硅的晶格不相匹配，如果直接将氮化硅沉积在硅表面，虽然对屏蔽场氧化效果是一样的

36、，但由于晶格不匹配，将在硅表面引入晶格缺陷，所以，生长一层底氧将起到缓冲的作用。将来，这层底氧层去除后，硅表面仍保持了较好的界面状态。,75,(f)沉积氮化硅并刻蚀场区。这里实际上包含了三步工艺步骤：沉积氮化硅(0.35m)，第2次光刻刻有源区，刻蚀氮化硅。采用CVD技术在底氧上沉积一层氮化硅薄膜，然后光刻和刻蚀氮化硅层。刻蚀采用等离子体干法刻蚀技术，在有源区保留氮化硅，在场区去除氮化硅。所谓的有源区是指将来要制作晶体管、掺杂条(低电阻掺杂区)、接触电极等的区域；场区是芯片上有源区之外的所有区域，场区的氧化层厚度远大于有源区的氧化层厚度。,76,(g)P型场区阈值电压调整。所谓场区阈值电压又称

37、为场开启电压。在氧化层上的引线带有信号电压，这个电压会通过氧化层在衬底感应电荷，引起引线下硅表面的状态发生变化，轻则产生表面漏电，重则引起非相关区短路。因为大部分的引线将在场氧化层上通过，所以要求场区有较高的阈值电压。通过对p-阱中的场区注入硼，使这些场区的表面硼浓度变大，从而提高场区的阈值电压。,77,在做场区离子注入时采用了光刻胶和氮化硅同时保护的技术，也就是通过第3次光刻使整个p-阱区暴露出来，然后保留光刻胶进行p-场区注入进行场区阈值电压调整，在p-阱中的有源区虽然没有光刻胶，但因为有氮化硅图形，所以，也不会使硼离子被注入到有源区。(h)N型场区阈值电压调整。第4次光刻。这个步骤和上面

38、的相同，只不过光刻胶的图形反过来，注入的杂质也不是硼离子，而是注入N型杂质磷或砷。,78,(i)场氧化。对硅片进行高温热氧化，生长大约1.2m厚度的场氧化层，因为有氮化硅保护，所以，在有源区不能生长氧化层，仅在场区生长了所需的厚氧化层。,79,(j)去除氮化硅、栅氧化、NMOS阈值电压调整。采用干法刻蚀技术将硅片表面的氮化硅层全部去除，并将底氧化层也去除。在清洗以后进行栅氧化，生长一层高质量的氧化层。在栅氧化之后可进行NMOS和PMOS的阈值电压调整，也可只进行NMOS阈值电压调整，或者不做调整，这取决于对阈值电压的要求以及衬底浓度的情况，这个步骤简称为调栅。如果不进行阈值电压的调整就已经得到

39、了满意的阈值电压，则调整工艺可去掉，总之，视具体情况进行选择。,80,图中给出了只进行NMOS阈值电压调整的情况。(k)沉积多晶硅并进行第5次光刻，刻蚀多晶硅图形。利用CVD技术沉积多晶硅薄膜，并通过多晶硅掺磷(N型掺杂)以获得所需电阻率。然后，光刻栅图形和多晶硅引线图形。最后，通过干法刻蚀技术刻蚀多晶硅，完成多晶硅图形的加工。,81,(l)离子注入形成PMOS和NMOS的源漏区。用PMOS源漏光刻版(第6次)进行光刻并保留光刻胶。这时除PMOS有源区和P型衬底重掺杂接触区(如地线接触区)被暴露以外，其他区域用光刻胶保护。接着进行离子注入硼，形成p+掺杂区。用NMOS源漏光刻版(第7次)进行光

40、刻并保留光刻胶，这时除NMOS有源区和N型衬底重掺杂接触区(如电源接触区)被暴露以外，其他区域用光刻胶保护。,82,接着进行离子注入磷，形成n+掺杂区。再进行退火、再分布等工艺完成最终的源漏区形成和表面二氧化硅生长。(m)低温沉积掺磷二氧化硅。采用CVD技术在硅片表面沉积一层掺磷的二氧化硅薄膜，这步工艺有两个目的：一是形成回流材料，二是增加表面的二氧化硅厚度。,83,(n)光刻(第8次)引线孔并回流。采用引线孔掩模版进行引线孔的光刻，采用湿法刻蚀工艺完成引线孔处的二氧化硅刻蚀。采用低温回流技术使硅片上台阶的陡度降低，形成缓坡台阶。其目的是改善金属引线的断条情况。,84,(o)沉积第一层金属层并

41、完成第一层金属引线的光刻(第9次)与刻蚀。通过溅镀的方法在硅表面沉积一层金属层，作为第一层金属引线材料。然后采用第一层金属掩模版进行光刻，通过干法刻蚀技术完成第一层金属引线的刻蚀，从而获得第一层金属引线图形。,85,N 沟道硅栅MOSFET剖面图：,86,(p)制作双层引线间的介电材料。经过一系列的工艺加工，硅片表面已经是高低起伏，如不做特殊处理而直接沉积介电材料，则这种起伏将更大，使第二层金属加工在曝光聚焦上产生困难，因此，双层金属引线间的介电材料就要求具有平坦度，或者说，要利用这层材料将硅表面变平坦。,87,可以采用的技术是：首先是采用CVD技术沉积一层二氧化硅，然后利用旋涂法再制作一层新

42、的二氧化硅，最后再采用CVD技术沉积二氧化硅，完成平坦的介电材料制作过程。这中间最重要的是中间的那一层二氧化硅，它并不是普通的二氧化硅，而是采用了液态的含有介电材料的有机溶剂，用旋涂法将这种溶剂涂布在硅片表面，利用溶剂的流动性来填补硅表面的凹处，然后经过热处理去除溶剂，留下的介电材料就是二氧化硅。,88,(q)光刻(第10次)和刻蚀双层金属间的连接通孔。这步工艺与光刻引线孔类似，目的是构造双层金属间的连接。值得注意的是，第二层的金属不能够直接与器件的半导体连接，必须通过第一层金属“搭桥”。,89,(r)第二层金属光刻与刻蚀。用类似于光刻与刻蚀第一层金属的方法完成第二层金属引线的加工。如果是单层

43、金属布线，主要的工艺到第(o)步就结束了。虽然，CMOS工艺流程很复杂，但从工艺分类而言，也还是在本章节前面所介绍的5大类基本工艺技术。当然，随着集成电路制造技术的不断地完善和创新，将来可以制造具有更完备性能的集成电路产品。,90,2.3.7 Bi-CMOS工艺技术,如第1章所讨论的，双极器件具有速度高、驱动能力强、高频、低噪声等优良特性，但功耗较大且集成度低。CMOS器件具有低功耗、集成度高和抗干扰能力强等优点，但它的速度较低、驱动能力差，在既要求高集成度又要求高速的应用中难以适应。在集成电路制造技术中，除了标准的双极工艺技术与MOS(CMOS)工艺技术外，还有一种结合双极与CMOS技术的工

44、艺技术：Bi-CMOS工艺技术。,91,从80年代起，CMOS技术得到飞速发展，其主要优点是静态功耗非常低，集成度高，噪声容限高和较高的成品率随着工艺尺寸的缩小，速度和电路优值得到迅速提高。但是CMOS器件的驱动能力特别是对大电容负载的驱动能力差，模拟性能也不如双极器件。而双极器件具有速度快，驱动能力大，模拟性能好等优点。双极器件的缺点是功耗大，集成度较低，限制了它在LSIVLSI中的应用。进入80年代中期，双极与CMOS相容技术，即Bi-CMOS技术，日益受到人们的重视Bi-CMOS技术是将双极器件与CMOS器件制作在同一芯片上，从而得到比较理想的芯片，这种芯片既具有双极电路的高速度、高驱动

45、能力大，高精度模拟性能，又具有CMOS电路低功耗、高集成度等特性。,92,双极与CMOS相容有三方面的含义：一是器件相容，二是功能相容，三是双极器件与CMOS器件构成一种新的逻辑单元，从而形成一种新的逻辑系列。Bi-CMOS工艺较之CMOS工艺和双极工艺都复杂，制造周期长，产品成品率比较低，成本也比CMOS高。Bi-CMOS工艺从其性质来看，基本上可分为以基本CMOS工艺为基础和以双极工艺为基础两种，其中以基本CMOS工艺为基础的居多。现在高性能双极工艺和CMOS VLSI工艺有高达80的工序是相同的。,93,在CMOS生产线上，只要改动或增添一部分工序，增添一部分设备，就可以制作 Bi-CM

46、OS芯片。Bi-CMOS工艺技术是将双极与CMOS器件制作在同一芯片上，它结合了双极器件的高跨导、强驱动能力和CMOS器件的高集成度、低功耗的优点，使它们互相取长补短、发挥各自的优点，制造高速、高集成度、高性能的VLSI。我们将介绍以CMOS工艺为基础的Bi-CMOS工艺技术。先补充介绍体硅CMOS工艺设计中阱工艺的选择。,94,2.3.8 体硅CMOS工艺设计中阱工艺的选择(1)p阱工艺 实现CMOS电路的工艺技术有多种。CMOS是在PMOS工艺技术基础上于1963年 发展起来的，因此采用在n型衬底上的p阱制备NMOS器件是很自然的选择。由于氧化层中正电荷的作用以及负的金属(铝)栅与衬底的功

47、函数差，使得在没有沟道离子注入技术的条件下，制备低阈值电压(绝对值)的PMOS器件和增强型NMOS器件相当困难。于是，采用轻掺杂的n型衬底制备PMOS器件，采用较高掺杂浓度扩散的p阱做NMOS器件，在当时成为最佳的工艺组合。,95,考虑到空穴的迁移率比电子迁移率要低近2倍多，且迁移率的数值是掺杂浓度的函数(轻掺杂衬底的载流子迁移率较高)。因此，采用p阱工艺有利于CMOS电路中两种类型器件的性能匹配，而尺寸差别较小。p阱CMOS经过多年的发展，已成为成熟的主要的CMOS工艺。与NMOS工艺技术一样，它采用了硅栅、等平面和全离子注入技术。,96,(2)n阱工艺 为了实现与LSI的主流工艺增强型/耗

48、层型(E/D)的完全兼容，n阱CMOS工艺得到了重视和发展。它采用E/D NMOS的相同的p型衬底材料制备NMOS器件，采用离子注入形成的n阱制备PMOS器件，采用沟道离子注入调整两种沟遭器件的阈值电压。n阱CMOS工艺与p阱CMOS工艺相比有许多明显的优点。首先是与E/D NMOS工艺完全兼容，因此，可以直接利用已经高度发展的NMOS工艺技术；其次是制备在轻掺杂衬底上的NMOS的性能得到了最佳化-保持了高的电子迁移率，低的体效应系数，低的n+结的寄生电容，降低了漏结势垒区的电场强度，从而降低了电子碰撞电离所产生的电流等。这个优点对动态CMOS电路，如时钟CMOS电路，多米诺电路等的性能改进尤

49、其明显。,97,这是因为在这些动态电路中仅采用很少数目的PMOS器件，大多数器件是NMOS型。另外由于电子迁移率较高，因而n阱的寄生电阻较低；碰撞电离的主要来源电子碰撞电离所产生的衬底电流，在n阱CMOS中通过较低寄生电阻的衬底流走。而在p阱CMOS中通过p阱较高的横向电阻泄放，故产生的寄生衬底电压在n阱CMOS中比p阱要小。在n阱CMOS中寄生的纵向双极型晶体管是PNP型，其发射极电流增益较低，n阱CMOS结构中产生可控硅锁定效应的几率较p阱为低。由于n阱CMOS的结构的工艺步骤较p阱CMOS简化，也有利于提高集成密度例如由于磷在场氧化时，在n阱表面的分凝效应，就可以取消对PMOS的场注入和

50、隔离环。,98,n阱CMOS基本结构中含有许多性能良好的功能器件，对于实现系统集成及接口电路也非常有利。下图(a)和(b)是p阱和n阱CMOS结构的示意图。(3)双阱工艺 双阱CMOS采用高浓度的n+衬底，在上面生长高阻r外延层，并在其上形成n阱和p阱。它有利于每种沟道类型的器件性能最佳化，且因存在低阻的通道，使可控硅锁定效应受到抑制。图(c)是双阱CMOS结构示意图。最为理想的CMOS结构应该是绝缘衬底上的CMOS技术(SOI/CMOS)。它彻底消除了体硅CMOS电路中的“可控硅锁定”效应，提高抗辐射能力井有利于速度和集成度的提高。,99,100,101,SOI/CMOS电路 利用绝缘衬底的