LP设计方法学设计流程EDA工具.ppt

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1、上课,手机 关了吗？,讲义内容,LP需求、必要性,便携和电池，散热和封装制冷成本，器件极限和可靠性、性能极限，环保,功耗源,电路级LP技术,工艺级LP技术,逻辑（门）级LP技术,RTL级LP技术,算法级LP技术,体系结构级LP技术,系统级LP技术,EDA技术,动态、泄漏、短路、静态,封装、低VDD、多VDD、多VT,逻辑风格,降低gltich、信号同步、门控时钟,并行、流水线、预计算,减运算，运算替换，编码,LP设计方法学、设计流程、库、EDA厂家工具介绍,异步电路，功耗管理，动态电源电压调整，门控,功耗度量,跳变能耗、峰值功耗、平均功耗、功耗延迟积,模拟实现还是数字实现？,模拟LP设计影响因

2、素，数/模选择原则,低摆幅，电荷循环利用,上一讲,SOC LP设计实现系统级算法级、结构级RTL级门级工艺和器件级泄漏功耗动态功耗EDA工具如何协助进行SOC的LP设计考虑SOC测试的LP设计,第13讲 LP设计方法学与设计流程EDA工具,本讲内容,设计方法学功耗建模、分析和优化LP设计流程LP设计对EDA工具的要求单元模型的革新各公司LP EDA工具简介SynopsysMagmaCadenceMentor,功耗会影响到的主要方面,功耗建模、功耗分析、功耗优化,功耗建模为器件、单元库、电路模块、IP建立功耗模型抽象层次越低，功耗模型越准用于功耗分析和优化功耗分析根据电路功耗模型来估算电路的功耗

3、功耗估算方法统计估算、概率估算、基于仿真的估算抽象层级越高，功耗模型越不准，但功耗分析时间越短功耗优化针对时序、面积、功耗、可靠性等设计约束，在满足其他约束前提下，实现最低功耗设计,设计流程的变迁,对EDA的要求,支持功耗建模SPM、ECSM等库单元、IP支持功耗分析精度要够模型精度和工具计算精度支持早期功耗分析，及早发现功耗、可靠性问题，及早解决支持功耗优化支持功耗、面积、速度、可靠性等同时优化支持多阈值、变阈值、多电压、变电压、门控时钟等技术支持可测性支持功耗/电源完整性验证电源网络的综合、优化，解决电源（功耗）完整性问题解决IR压降和电迁移问题，保证建立和保持时间满足设计要求高速度分析、

4、优化、验证，缩短设计周期平台化，相关的各子工具之间无缝接口统一数据库、数据模型等，不需要数据转换、数据传输等费时费力非常重要，用不统一的工具组做设计会潜藏着设计缺陷，极端费力,对EDA的要求,当代SOC中的动态压降问题比以往严重特征尺寸减少，线宽变窄，电源线/地线的电阻率高，IR严重，必须进行电源完整性检查；若采用过宽的电源布线，则浪费面积对于90nm及以下工艺，它们对时序（建立和保持时间等）有重要影响，占延迟敏感度的10-15。仅仅对电源网络进行静态分析不够，还必须进行动态分析静态时，IR降稳定，各cell电源电压与电源PAD电压有差异动态时，电源线和地线上有瞬态大电流，IR降很大，各cel

5、l电源电压与电源PAD电压差距很大，延迟变化很大，时序出错；噪声容限下降,对EDA的要求,当代SOC中的电迁移问题比以往严重特征尺寸小，电流密度大电子风导致金属离子迁移，“上游”金属线产生空洞，“下游”堆积，日积月累会出现金属线“开路”或相邻金属线“短路”电源线/地线的电阻率变大，IR降加大，单元的实际VDD降低，实际的GND增大，导致单元延迟加大，噪声容限降低，出现功能和时序错误,EDA还需解决功耗不均匀引起的温度效应,功耗不均匀带来的问题片上温度不均匀 SOC采用90nm以下工艺制造，高性能、高集成、高密度、高频率，功耗很大，局部功耗密度不同，片上温度不均匀数字IC的片上温差可达50度，金

6、属层的温差更大片上温度问题片上温度是功耗分布、材料、材料尺寸、封装、环境温度等的函数从功耗密度和功耗分布很难推出温度分布图；实际的温度分布图发现，最高温区域未必是功率密度或功耗最高的地方以前是二阶效应，可以用简单的corner解决假设片上温度相同来分析电特性；在若干不同温度下（corner）仿真，通过即可现在是一阶效应，分析起来比较困难必须考虑热和温度梯度及对电路电性能的影响需要研究考虑温度影响的新的设计方法，以使芯片功能正确并提高一次投片成功率温度不均匀会影响功耗估算、信号时序、时钟偏斜、串扰噪声、压降、寿命等,一个实际芯片的温度分布图,考虑了压金丝的制冷效应（它把热从衬底导到封装上），压焊

7、线连接到TQFP封装的Cu引线框上,温度对泄漏功耗的影响,影响泄漏电流的估算最新工艺的亚阈值泄漏随温度指数增大，采用“相同温度”模型分析泄漏功耗会带来指数性偏差若实际工作时芯片各处温度估算不准，会使得设计师不得不留出足够性能余量泄漏电流随温度上升而指数增大，又随VDD下降而下降，因此，要准确估算泄漏功耗需要计算局部温度和电压降,温度对IR降的影响,电压降金属电阻率随温度变化，泄漏电流随温度变化，从而影响电源电压，导致时序偏差下图，延迟偏差是温度和IR降的函数,温度对串扰、电迁移的影响,信号串扰因为温度影响了时序、温度导致阈值电压下降（降低噪声容限）、温度会导致器件驱动能力的下降温度使电迁移更糟

8、金属在大电流密度时迁移，导致空洞、断路，或金属线间短路不考虑温度偏差，会使电迁移估计不准,考虑温度的设计流程,考虑温度的时序分析,thermal analysis产生温度数据。根据对各导电层的功耗源的估算以及版图数据，计算芯片上各处的温度（是每一处功耗的函数），计算时需要知道每个instance的位置和尺寸功耗源的边界条件、内部介质层和封装的边界条件用来计算各处温度,考虑温度后的时序和功耗分析,考虑温度后分析时序、功耗得到的温度数据用来计算压降、泄漏电流、刷新互连线上的功耗和焦耳热以计算互连线上电阻率的改变每个器件被反标上温度基于上述数据，计算信号的上升/下降延迟、有效连线电容、信号延迟的变化

9、，结果送到静态时序分析工具同时利用信号的上升/下降延迟、有效连线电容、信号延迟的变化的数据计算短路功耗、泄漏功耗等该流程已用于90nm工艺设计，更新工艺需要该流程考虑温度效应后，分析、优化设计以满足要求，被称为“Thermal Integrity”信号完整性，电源电压完整性（IR降，电迁移）,采用新的单元模型,以往的模型基于几个特征点，用k因子计算出其他特征点的值这种模型现在已不能提供足够精度在LP设计中必须采用更先进建模技术LP设计需要新模型电源和衬底偏置电压随时间变化，必须给予特征化，在模型中体现出来,SPM模型,Scaleable Polynomial ModelsSynopsys它是基

10、于方程的模型，EDA工具能根据方程得到每个单元精确的延迟和功耗数据 电源电压和衬底偏置电压是方程中的变量库单元的时间信息用SPDM（Scaleable Polynomial Delay Models）表征；功耗信息用 SPPM（Scaleable Polynomial Power Models）表征；泄漏用SPLM（Scaleable Polynomial Leakage Models）表征最大的好处是精度高,SPM模型,基于SPM单元库，EDA工具能基于功耗、面积和时序进行优化，能进行功耗分析并将信息反标（back-annotate）到电路实现中这种设计流程的主要变化是需要把电源线当变量对待

11、以前单元之间只需给出输入和输出连接即可，各单元的Vdd和Vss接固定节点,ECSM模型,ECSM（effective current source model）针对晶体管抽取的“电流”建模，传统则是为“电压”建模Cadence和ARM若采用传统方式建模针对某一特定电源电压，要建立精确延迟模型（与SPICE结果相差百分之几以内），模型的数据量大，建模成本高例如，针对3种不同的工艺/温度corner，有6种电压时就需要18个不同的延迟对应曲线从EDA工具看绝大多数延迟计算工具和符合工业标准的时序分析工具只支持单一电源电压下的精确延迟计算电压非该工具的标称电压时，分析结果与SPICE结果的偏差会超过

12、20；分析低速的LP单元时，该偏差会更严重用ECSM模型能解决偏差这一问题采用基于ECSM的标准单元模型，延迟仿真结果与SPICE仿真结果比，偏差在2以内Artisan采用ECSM模型为TSMC 90nm G硅工艺库建模，支持ECSM延迟估算 lib view为lib_ecsm,ECSM的精度,各公司LP EDA工具简介,主流EDA公司都推出了针对LP设计的平台和流程在LP设计流程的每一环节中，都进行功耗优化为了方便工具相互使用，提出了两个比较主流的文件格式用来传递和功耗有关的信息统一功耗格式（UPF）通用功耗格式（CPF）,各种LP技术在EDA中应用情况,工艺、器件、电路级、逻辑级研究比较成

13、熟得到应用RTL级逐渐研究清楚逐渐应用体系等高层级靠设计者,LP设计流程Synopsys,Synopsys的集成设计流程,早期功耗估算RTL级功耗预综合据此可选择不同结构和算法功耗分析和优化Power Compiler,低功耗解决方案,晶体管级功耗分析，用于全定制设计部分的功耗估算,建库工具用来自动、高效率地建立带精确功耗信息的库单元,PowerArc,PowerArc用来自动、高效率地建立带精确功耗信息的库单元PowerArc建库机理功耗建模外部节点的动态功耗节点电容充放电，通常占总功耗的60-80%内部节点充放电功耗和短路功耗单元内部Vdd到ground的功耗，以及单元内部节点的跳变功耗内

14、部功耗模型由库开发者以内部能量look-up tables形式提供。与输入/输出pin的状态有关通常占总功耗20-40%,NanoSim,功能用于全定制设计部分的功耗分析晶体管级的功耗分析工具,PrimePower,功能门级全芯片动态功耗分析工具，支持百万门以上的设计能提供高精度的深亚微米和纳米器件的功耗验证可在很短时间内，精确分析cell-based designs的功耗，能提供功耗分析细节使用环境嵌入工业标准的verilog和VHDL仿真器中使用如VCS，Verilog-XL和ModelSim 支持的库支持符合工业标准的可综合库支持含有不可综合单元（如memories和I/O pads）的

15、全芯片动态功耗分析,PrimePower特点,兼容工业标准的高层次仿真工具易于嵌入已有设计流程能进行功耗建模capacitive switching,short-circuit and static power 能进行功耗仿真complex gates,I/O pads and megacells 具备高精度算法考虑了cell state dependency,multiple loads,partial swings and nonlinear dynamic ramp effects 具备高速功耗分析引擎考虑了glitches,multiple transitions,unknown an

16、d high-impedance states 能输出瞬态能量直方图，平均功耗和峰值功耗提供精确的功耗行为模型,图形化分析环境,PowerCompiler,功能功耗预评估让设计者可以更好的规划功耗分布低功耗优化使用环境嵌入Design Compiler/Physical Compiler之中与Design Compiler共享相同的GUI、commands、constraints和 libraries可同时优化时序、功耗和面积,PrimeRail,电源网络分析、验证工具借助如下工具，可对存储器和模拟电路进行精确建模Star-RCXT，HSPICE，NanoSim，PrimeTime可以在若干层

17、级进行静态和动态IR降分析，优化电源网络最准确的分析结果是从版图中提取出寄生信息、并考虑去耦合电容和封装寄生的影响后分析的结果,PrimeRail,可以进行门级和晶体管级的静态和动态IR降和EM分析精度与HSPICE比偏差1-2以内分析速度快其他特点由HSPICE自动生成带电流波形的功耗库支持Hierarchical和flat的分析 Vector-free和vector-based的动态分析 嵌入式电源网格的提取去耦合电容和封装RLC(resistance,inductance,capacitance)分析 压降和EM的图支持多电压、电源门控等LP技术的分析等,Galaxy Power,Syn

18、opsy公司的评价“A complete power management and power integrity sign-off solution for power efficient design”它隶属于Galaxy Design Platform,Galaxy Power,解决动态和泄漏功耗功耗、面积、速度同时优化LP优化贯穿自顶向下的整个设计流程降低功耗2X10X解决与功耗（电源线）相关的失效问题提供动态IR降和电迁移分析针对130nm及以下工艺该解决方案已得到130和90nm流片验证保证可测性，提高成品率可以与其他工具无缝沟通DFT工具DFT Compiler和TetraMAX

19、时序工具PrimeTime和PrimeTime SI验证工具Formality和VCS 采用的LP技术自动层级化的clock-gating、多电压、多阈值、power-gating（门控电源，状态存储）,基于UPF的LP设计流程Synopsys,UPF Unified Power FormatIEEE LP集成电路设计和验证工作组开发的一种最新标准，用来描述设计实现、分析和验证的LP内容该标准的制定有利于在LP设计流程中使用多家EDA工具，为更好地设计LP芯片做出了贡献由一组命令集组成的获得Synopsys，Mentor和Magma等支持,基于UPF的LP设计流程Synopsys,UPF由一系

20、列命令组成，用于描述与设计相关的功耗信息，包括定义电源域、插入隔离单元、插入保持单元、插入电平转换器、创建电源开关等,Blast RTL-Magma,功能综合工具基于精确的互连延时和单元模型，快速实现互连延时的收敛主要特点能实现低功耗设计和优化及时报告有延时问题的路径，以便于按需要修改RTL和约束条件与物理设计软件无缝连接，快速进入物理设计集成扫描链插入，保证电路的可测性设计支持标准HDL代码，VHDL IEEE 1076-87/93，Verilog IEEE 1064的标准,Blast Power的特点,2005年11月“The fastest Path from RTL to silico

21、n”RTL-to-GDSII的功耗优化和管理考虑功耗的综合、物理级优化和布线同时进行功耗、时序和面积的折中考虑功耗的综合在设计流程早期就考虑LP支持clock gating（支持test logic）支持插入power gating cells和记忆寄存器支持体系结构级优化用多阈值库支持泄漏功耗最小化根据时序和功耗约束自动选择支持多阈值CMOS开关的插入和分析Multi-threshold CMOS(MTCMOS)控制全局电源线是否和局部模块的电源线接通在某些工作态下关闭局部模块的电源，降低泄漏功耗三种开关：global header/footer switches，distributed o

22、r fine grain header/footer switches，standard-cell-based switches,Blast Power的特点,支持“电压岛”不同电压区域，自动选用不同单元进行优化方便在某些工作状态下关闭芯片上某些区域根据设计者描述自动生成电压岛，连接电源和地线，插入、布局电压转换电路支持电压和频率动态变化时的时序和功耗分析支持功耗优化的布局布线，以降低动态功耗自动缩短活性高的节点的连线长度其他自动插入门控时钟，功耗优化的时钟树生成，操作数隔离，pin互连，结构重构以降低动态功耗自动电源网格综合根据设计者提供的电源网格约束，自动插入生成电源网格约束可以是：每个金

23、属层的利用约束，电流密度约束，电压降约束自动识别并修正违反电压降的地方，保证电源网络的完整性基于瞬态分析结果自动插入和优化去耦合电容基于Magma的Blast Rail NX的精确的电源线瞬态分析结果，插入并优化，以降低电源网络上的电压波动自动插入去耦合电容，有利于降低泄漏功耗并提高可靠性,电源网格综合自动生成电源网格,基于设计者提供的约束，且多电压设计,单元功耗图,单元功耗密度图,电源线IR降图,单元IR降图,全芯片IR降图,Blast Power总结,动态功耗优化电压岛，动态电压，动态频率，功耗优化的综合和布局布线，门控时钟和功耗优化的时钟树泄漏功耗优化多阈值库，MTCMOS和VTCMOS

24、（body bias）电源线网络压降分析，电源网络综合，去耦合电容优化,Encounter LP设计流程图-Cadence,提供LP设计流程得到了产品验证能在各设计阶段优化Power，自动LP并平衡quality of silicon(QoS)中其他关键指标的矛盾，如时序、面积等,Encounter数字IC设计平台,Encounter LP设计流程,全局综合同时优化时序、面积、动态功耗、泄漏功耗采用门控时钟、操作数隔离、多阈值、LP重构等技术内嵌的整个流程的动态和泄漏功耗优化高活性节点的优化，多阈值优化LP的时钟树综合用门控逻辑优化时钟树；支持多时钟域如果在时钟树构建阶段就考虑P，能节约更多功

25、耗多电源电压（MSV）实现多电压综合，生长MSV布局规划，插入电平转换电路MSV分析支持MSV的时序分析、电源线和IR降分析、IR降引起的时序和噪声分析Signoff电源分析综合采用静态和动态分析技术，精确评估电源和IR降，优化去耦合电容等效检查能力保证LP优化后没引入逻辑错误验证电平转换器、隔离逻辑、电源开关、状态记忆寄存器等插入的正确性,主要优点,能精确分析电压偏差对噪声和延迟的影响，保证性能Signoff阶段的电源和IR降分析；去耦合电容和动态IR降的精确建模综合阶段，支持功耗、面积、时序的同时优化MSV设计：从综合到自动插入电平转换电路和布局支持多种“域”（domain）敏感的LP技术

26、，包括：静态多电压，门控电源（粗粒度和细粒度），衬底偏置，动态多电压采用连续收敛算法进行LP优化优化高活性节点的电容，降低动态P内嵌的泄漏功耗优化，降低几十纳米工艺的泄漏功耗LP的时钟树综合，降低时钟树功耗适用于针对90nm和65nm工艺的设计用功能检查进行LP设计的电学完整性分析,SOC ENCOUNTER L,Cadence Encounter digital IC design platform集成的从netlist到GDSII的设计平台Flat设计的最大规模为5M门功能强大支持LP设计,SoC ENCOUNTER XL,针对超过50M门的flat/hierarchical设计，集成的R

27、TL-to-GDSII设计环境,基于CPF的LP设计流程Cadence,CPF和UPF类似的描述功耗的文件格式一个命令集，基于TCL语言在设计各环节都可用CPF进行功耗优化,基于CPF的LP设计流程Cadence,不需修改RTL文件，只要对应的CPF文件不同，就可以进行不同的功耗优化,基于CPF的LP设计流程Cadence,基于CPF的LP设计流程 读入描述功能设计的RTL文件和描述功耗要求的CPF文件验证CPF内容是否正确，功耗的要求是否完整，是否和设计匹配，验证过程可以使用形式验证方法来完成，找出是否有缺失的隔离单元和电压转换单元功能验证：验证系统在CPF的控制之下是否能正常工作 低功耗的

28、综合：综合器在网表中增加隔离单元，电压转换器和替换保持寄存器等 综合完成之后进行形式验证：形式验证包括低功耗验证和逻辑等价性验证 可测试性设计低功耗的实现：包括插入电源开关，根据电源域划分进行单元摆放，优化和时钟树的综合，多模多角的时序分析和最优化，功耗的最优化和布线,电源完整性验证,SOC设计中采用多电压LP技术后，会增大IR降导致的设计失败几率，需要进行进行电源网格分析IR降会导致时序问题原因是无法准确预测流进IP模块的功耗Power integrity analysis and verificationVoltageStorm是Cadence Encounter digital IC d

29、esign platform中电源网格验证工具确保每个晶体管工作在必要的电源电压下,电源完整性验证,VoltageStorm是 Encounter digital IC design platform中电源网格验证工具静态电源线验证动态电源线验证：增加去耦合电容和瞬态IR压降要进行此验证，需要得到精确的功耗数据该工具确保SOC的电源完整性,VoltageStorm,VoltageStorm Dynamic Gate为了控制电源线上瞬态的IR降，在电源线和地线之间加入去耦合电容。在先进工艺中，设计师需要考虑去耦合电容的分布和尺寸借助VoltageStorm Dynamic Gate 的分析结果，

30、设计者可以优化去耦合电容的数量，保证IR降不影响可靠性,静态和动态IR降分析,优化去耦合电容以降低动态IR降,Mentor Graphic 05,没有功耗分析和优化工具,小结,设计方法学功耗建模、分析和优化LP设计流程LP设计对EDA工具的要求单元模型的革新各公司LP EDA工具简介SynopsysMagmaCadenceMentor,参考文献,Rajit Chandra；“A thermal-aware IC design methodology”；http:/；06/13/2005,讲义内容,LP需求、必要性,便携和电池，散热和封装制冷成本，器件极限和可靠性、性能极限，环保,功耗源,电路级LP技术,工艺级LP技术,逻辑（门）级LP技术,RTL级LP技术,算法级LP技术,体系结构级LP技术,系统级LP技术,EDA技术,动态、泄漏、短路、静态,封装、低VDD、多VDD、多VT,逻辑风格,降低gltich、信号同步、门控时钟,并行、流水线、预计算,减运算，运算替换，编码,LP设计方法学、设计流程、库、EDA厂家工具介绍,异步电路，功耗管理，动态电源电压调整，门控,功耗度量,跳变能耗、峰值功耗、平均功耗、功耗延迟积,模拟实现还是数字实现？,模拟LP设计影响因素，数/模选择原则,低摆幅，电荷循环利用,下 课,