fpga有限状态机.ppt

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1、状态机设计的一般原则,有限状态机,有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态。状态机是逻辑设计中最重要的设计内容之一通过状态转移图设计手段可以将复杂的控制时序图形化表示，分解为状态之间的转换关系，将问题简化。有限状态机是设计复杂时序电路最有效的方法。特别是设计数字逻辑的控制核心时。,moore有限状态机：输出仅依赖于内部状态，跟输入无关。mealy有限状态机：输出不仅决定于内部状态，还跟外部输入有关。,状态机设计的一般原则,1、选择状态机的编码方式 Binary、gray

2、-code编码使用最少的触发器，较多的组合逻辑资源，而one-hot编码反之。另一方面，对于小型设计使用Binary、gray-code更有效，而大型状态机使用one-hot编码更高效。,2、使用两段式状态机设计方法 设计状态机的方法多种多样，但总结起来有两大类：第一种，将状态转移和状态的操作、判断等写在一起；另一种是将状态转移单独写成一个部分，将状态的操作和判断写到另一个部分中。第二种设计方法较好，将同步时序和组合逻辑分别放到不同的程序块中实现不仅仅便于阅读、理解、维护，更有利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。,下面的状态转移图表示了一个四状态的有限状

3、态机，它的同步时钟是Clock,输入信号是 A 和 Reset,输出信号是 F 和 G。状态的转移只能在同步时钟（Clock）的上升沿时发生，往哪个状态的转移则取决于目前所在的状态和输入的信号（Reset 和 A）。,Verilog中有许多方法可以用来描述有限状态机，最常用的是always语句和case语句。module fsm(Clock,Reset,A,F,G);input Clock,Reset,A;output F,G;reg F,G;reg 1:0 state;/保持状态的寄存器组parameter Idle=2b00,Start=2b01,Stop=2b10,Clear=2b11;

4、/对状态赋值,always(posedge Clock)if(!Reset)begin state=Idle;F=0;G=0;end else case(state)idle:begin if(A)state=Start;G=0;end start:if(!A)state=Stop;,Stop:begin if(A)state=Clear;F=1;end Clear:begin if(!A)state=Idle;F=0;G=1;end endcaseendmodule,使用另一种风格的Verilog HDL模型来表示同一个有限状态。在这个模型中，我们把用always语句在时钟沿触发条件下的状态

5、变化放在一个独立的块中，而把在状态控制下的两个输出分两个独立的组合逻辑always块来描述。always(posedge Clock)if(!Reset)begin state=Idle;end,else case(state)Idle:if(A)state=Start;Start:if(!A)state=Stop;Stop:if(A)state=Clear;Clear:if(!A)state=Idle;/default:state=2 bxx;endcase,always(state or Reset or A)begin if(!Reset)F=0;else if(state=Stop)F

6、=1;end always(state or Reset or A)begin if(!Reset)G=0;else if(state=Clear)G=1;endendmodule,3、初始化状态和默认状态 一个完备的状态机（健壮性好）应该具备初始化状态和默认状态。当芯片加电后状态机应该能自动将所有判决条件复位，并进入初始化状态。一般的方法是为状态机设计异步复位信号或者将默认的初始状态的编码设为全零，这样当系统复位后，状态机自动进入初始状态。另一方面，状态机也要有一个默认状态，当转移条件不满足，或状态发生突变时保证逻辑不会陷入死循环。,4、指定默认输出值 这样做的好处是能够防止无意生成的lat

7、ch。另外，所有的输出最好用寄存器打一拍，以获得更好的时序环境和状态的稳定。5、状态机输出逻辑复用 如果在状态机种有多个状态都会执行某项同样的操作，则可在状态机的外部定义这个操作的具体内容，在状态机中仅仅调用这个操作的最终输出即可。,使用always块时要注意的问题：1、带有posedge 或 negedge 关键字的事件表达式表示沿触发的时序逻辑，没有posedge 或negedge 关键字的表示组合逻辑或电平敏感的锁存器，或者两种都表示。,2、每个表示时序always块只能由一个时钟跳变沿触发，置位或复位最好也由该时钟跳变沿触发。3、每个在always块中赋值的信号都必需定义成reg型或整

8、型。整型变量缺省为32bit。4、对一个寄存器型(reg)和整型(integer)变量给定位的赋值只允许在一个always块内进行，如在另一always块也对其赋值，这是非法的。,状态机设计步骤,1、逻辑抽象，得出状态图；2、状态化简；3、状态编码；4、描述状态机；,状态机设计序列检测器,序列检测器是时序数字电路设计中经典的教学范例。序列检测器的逻辑功能描述：序列检测指的就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个“10010”序列的检测器。设X为数字码流输入，Z,在时钟26，码流X中出现指定序列“10010”，对应输出Z在第6个时钟变为高电平“1”，表示“发现指定序列”。

9、同样地，在时钟1317码流，X中再次出现指定序列“10010”，Z输出“1”。注意，在时钟59还有一次检出，但它是与第一次检出的序列重叠的，即前者的前面两位同时也是后者的最后两位。,根据以上逻辑功能描述，我们可以分析得出状态转换图如下：,Verilog HDL代码。/文件：sequence.vmodule seqdet(x,z,clk,rst);input x,clk,rst;output z;reg 2:0 state;/状态寄存器wire z;parameter IDLE=d0,A=d1,B=d2,C=d3,D=d4,E=d5,F=d6,G=d7;assign z=(state=D,alw

10、ays(posedge clk or negedge rst)if(!rst)begin state=IDLE;endelsecase(state)IDLE:if(x=1)begin state=A;end,A:if(x=0)begin state=B;endB:if(x=0)begin state=C;end elsebegin state=F;end,C:if(x=1)begin state=D;end elsebegin state=G;end,D:if(x=0)beginstate=E;endelse beginstate=A;end,E:if(x=0)beginstate=C;end

11、else beginstate=A;end,F:if(x=1)beginstate=A;end elsebeginstate=B;endG:if(x=1)beginstate=F;enddefault:state=IDLE;endcase endmodule,测试用代码：sequence.tftimescale 1ns/1nsmodule t;reg clk,rst;reg 23:0 data;wire z,x;assign x=data23;initialbeginclk=0;rst=1;#2 rst=0;,#30 rst=1;/复位信号data=b1100_1001_0000_1001_0

12、100;/码流数据endalways#10 clk=clk;/时钟信号always(posedge clk)/移位输出码流data=data22:0,data23;seqdet m(.x(x),.z(z),.clk(clk),.rst(rst);/调用序列检测器模块/Enter fixture code hereendmodule/t,其中、X码流的产生，我们采用了移位寄存器的方式，以方便更改测试数据。仿真结果如下图所示：从波形中，我们可以看到程序代码正确地完成了所要设计的逻辑功能。另外，sequence.v的编写，采用了可综合的Verilog HDL 风格，它可以通过综合器的综合最终实现到FPGA中。,