FPGA中的时序分析和设计.ppt

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1、FPGA中的时序分析和设计,本课程涉及的内容,时序基础时序分析时序优化时序约束同步设计跨时钟域设计案例,时序基础,时序分析和设计是为了回答以下问题：为什么同一个FPGA烧写程序在同一个板卡上时好时坏？为什么同一个FPGA烧写程序在不同批板卡上表现不一？设计是否已经稳定？有多大裕量？怎样更稳定？设计是否可以跑得更快，怎样跑得更快？怎样对设计进行完整有效的约束，怎样确定约束是否完整和合理？为什么要进行同步设计，怎样进行同步设计？怎样进行跨时钟域的设计？,时序基础,数字域上的采样（最简模型）,物理模型,时序模型,时序基础,数字域上的采样（内部模型）,物理模型,时序模型,时序基础,数字域上的采样（接口

2、模型）,物理模型,时序模型,时序基础,数字域上的采样（全模型）FPGA中的时序包括两大部分：1,接口的时序。2,内部的时序。,IN,CLK,OUT,组合逻辑延时,CLR,时序分析（模型）,三种路径:时钟路径数据路径异步路径*,时钟路径,异步路径,数据路径,异步路径,两种分析:同步路径 时钟&数据路径异步路径*时钟&异步信号,*在本例中异步路径是指控制寄存器异步信号的路径,时序分析（发射沿&锁存沿）,CLK,发射沿,锁存沿,Data Valid,DATA,发射沿:“源寄存器”的输入端锁存信号的时钟沿锁存沿:“目的寄存器”的输入端锁存信号的时钟沿。,通常发射沿到锁存沿的路径是时序分析工具分析的路径

3、，在有时钟频率约束的情况下，分析和布线工具会保证发射沿到锁存沿小于一个时钟周期(多周期路径除外)。,时序分析（建立时间&保持时间）,建立时间:时钟沿到来之前，数据必须稳定的最短时间。保持时间:时钟沿到来之后，数据必须稳定的最短时间。建立时间和（或）保持时间不满足是采样出错的根本原因。,采样窗,DATA,时钟,数据,时钟边沿前后，数据均需有个稳定期，以确保准确采样,时序分析（数据延时时间）,数据延时时间=Tclk1+Tco+Tdata,CLK,发射沿,从发射沿到数据到达目的寄存器输入端的时间,组合逻辑,时序分析（时钟延时）,时钟延时时间=Tclk2,CLK,锁存沿,从时钟输入引脚到采样寄存器时钟

4、引脚的延时,组合逻辑,时序分析（时钟歪斜/抖动）,CLK,时钟歪斜,从时钟输入引脚到采样寄存器时钟引脚的延时,组合逻辑,时钟歪斜/抖动通常都是PS级，在常用芯片中甚至是100PS级，在分析时序时加一定的裕量就可以不考虑,时序分析（建立时间余量）,在锁存沿到来之前，实际数据稳定的时间超出能正确采样的Tsu的余量。建立时间余量大于0是采样稳定的必要条件。,CLK,发射沿,锁存沿,组合逻辑,时序分析（保持时间余量）,在锁存沿到来之前，实际数据稳定的时间超出能正确采样的的余量。保持时间余量大于0是采样稳定的必要条件。,CLK,锁存沿,组合逻辑,时序分析（恢复/移除时间）,恢复时间:在时钟沿到来之前，数

5、据已经稳定的最短时间。移除时间:在时钟沿到来之后，数据保持稳定的最短时间。跟同步信号的建立时间和保持时间是类似的概念。,CLK,ASYNC,时序分析（异步和同步）,尽量用同步设计。异步信号一般只在没有时钟的情况下需要复位/置位操作时使用。同步等于所有的动作在时钟这个口令员的口令下同时动作，整齐划一，稳定性可靠。异步等于各信号各自为政，需要设计者搞清他们的关系，把他们都控制和安排好。异步设计不是不可以，但是增大了设计者的工作量，增加了设计的复杂度。,ASSP,FPGA/CPLD,OSC,FPGA/CPLD,用同步信号控制异步接口（芯片间）,用同步信号控制异步接口（芯片内）,Data arriva

6、l path,Data arrival path,Data required path,Data required path,时序分析（IO接口分析）,接口时序分析必须考虑外部接口芯片的时序特性接口时序分析包括外部走线的延时特性,FPGA/CPLD,FPGA/CPLD,CL*,Tdata,Tclk1,Tclk2,OSC,数据延时路径,数据到达路径,数据采样路径,时序分析（IO接口分析）,接口时序分析必须考虑外部接口芯片的时序特性接口时序分析包括外部走线的延时特性,时序优化（软件优化选项）,Quartus：ISE:,时序优化（软件优化选项）,Quartus：ISE:,时序优化（软件优化的作用）,

7、平衡不同的寄存器级在延时路径中的比重,时序优化（软件优化的作用）,调整关键路径的走线方式,f,g,a,b-critical,LUT,LUT,c,d,e,时序优化（软件优化的作用）,使不同的级数之间延时变小,时序优化（软件优化的作用）,较少扇出,时序优化（更改设计）,增加寄存器把多级组合逻辑切断系统延时组成：逻辑延时，走线延时什么情况下需要这样做：60/40法则：逻辑延时大于总延时的60%，需要切断,时序优化（更改设计）,VHDL Verilog,IF嵌套过多可能造成风险,时序优化（更改设计）,IF 多层嵌套综合结果,时序优化（更改设计）,Tclk2ext,Tclk2int,增加寄存器级数，对接口寄存器，可以放到IOB中,时序优化（更改设计）,Tclk1ext,Tclk1int,时序优化（总结）,组合逻辑层次过多信号扇出过大接口时序紧张某些慢路径不满足高时钟频率整个通路中，总某一部分不满足时序设计运行的结果时好时坏,方法,问题,插入寄存器切断组合逻辑复制信号减少扇出，保留复制的信号避免被工具优化利用IOB中的寄存器，IODELAY等多周期约束更改布线策略增加区域约束增大设计裕量,有待进一步整理,