EDA第4章VHDL设计初步.ppt

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1、第4章VHDL设计初步,什么是VHDL？,Very high speed integrated Hardware Description Language(VHDL)是IEEE、工业标准硬件描述语言用语言的方式而非图形等方式描述硬件电路容易修改容易保存,【例4-1】ENTITY mux21a IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=0 ELSE b;END ARCHITECTURE one;,实体,结构体,4.1 多路选择器VH

2、DL描述,4.1.1 2选1多路选择器的VHDL描述,【例4-2】ENTITY mux21a IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e:BIT;BEGINd=a AND(NOT S);e=b AND s;y=d OR e;END ARCHITECTURE one;,【例】.ARCHITECTURE one OF mux21a IS BEGIN y=(a AND(NOT s)OR(b AND s);END one;,【例4-3】ENTITY m

3、ux21a IS PORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s=0 THEN y=a;ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one;,图4-3 mux21a功能时序波形,4.1.2 VHDL相关语句说明,1.实体表达,【例4-4】ENTITY e_name ISPORT(p_name:port_m data_type;.端口信号名:端口模式 数据类型);END ENTITY

4、e_name;,2.实体名不能用数字开头定义实体名；不能用中文定义实体名,3.PORT语句（包括端口信号名：端口模式，数据类型）,4.端口模式,IN,OUT,INOUT,BUFFER,5.数据类型BIT主要包括：Integer（整数）;Boolean(布尔)；STD_LOGIC（标准逻辑位数据类型）；BIT(位数据类型)BIT数据类型的信号规定的取值范围是逻辑位0、1。在VHDL中，逻辑位0、1 必须加单引号，否则被认定为整数数据类型。,6.结构体表达,ARCHITECTURE arch_name OF e_name IS(说明语句)BEGIN(功能描述语句)END arch_name；,7.

5、信号传输(赋值)符号赋值操作y=a并非立即发生的，而要经过一个模拟器的最小分辨时间后，才将a的值赋给y。赋值符=两边的信号的数据类型必须一致。,8.逻辑操作符AND（与）；OR（或）；NOT（非）；NAND（与非）；NOR（或非）；XOR（异或）；XNOR（同或）,9.IF_THEN条件语句IF s=0 THEN y=a;ELSE y=b;END IF;,10.WHEN_ELSE条件信号赋值语句,赋值目标=表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE.表达式；,11.PROCESS进程语句和顺序语句PROCESS（a，b，s）只要敏感信号a、b、s某一个发生变化，

6、将启动此进程；执行一遍后，便进入等待状态。,4.2 寄存器描述及其VHDL语言现象,4.2.1 D触发器的VHDL描述,【例4-6】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC;Q:OUT STD_LOGIC);END DFF1;ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1:STD_LOGIC;-定义一个数据的暂存节点 BEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN Q1=

7、D;END IF;Q=Q1;-将内部的暂存数据向端口输出 END PROCESS;END bhv;,D触发器,4.2.2 D触发器VHDL描述的语言现象说明,1.标准逻辑位数据类型STD_LOGIC,BIT数据类型定义：TYPE BIT IS(0,1);,STD_LOGIC数据类型定义：TYPE STD_LOGIC IS(U，X，0，1，Z，W，L，H，-)；,STD_LOGIC所定义的9种数据的含义是：U表示未初始化的；X表示强未知的；0表示强逻辑0；1表示强逻辑1；Z表示高阻态；W 表示弱未知的；L表示弱逻辑0；H表示弱逻辑1；-表示忽略。,可综合的，常用,不可综合的，不常用,2.设计库和

8、标准程序包,3.SIGNAL信号定义和数据对象,SIGNAL Q1:STD_LOGIC;前者：规定的数据对象是信号，表示Q1的行为方式和功能特点；后者：表示数据类型是STD_LOGIC，限定了Q1的取值范围。,使用库和程序包的一般定义表式是：LIBRARY;-表示打开设计库USE.ALL;-允许使用设计库中程序包中的所有内容,4.上升沿检测表式和信号属性函数EVENT,关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿：EVENT,5.不完整条件语句与时序电路,【例4-7】ENTITY COMP_BAD IS PORT(a1:IN BIT;b1:IN BIT;q1:OUT

9、BIT);END COMP_BAD;ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS(a1,b1)BEGIN IF a1 b1 THEN q1=1;ELSIF a1 b1 THEN q1=0;END IF;END PROCESS;END one;,-未提及当a1=b1时，q1作何操作,【例4-8】ENTITY COMP_GOOD IS PORT(a1:IN BIT;b1:IN BIT;q1:OUT BIT);END COMP_GOOD;ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS(a1,b1)BEGIN

10、IF a1 b1 THEN q1=1;ELSE q1=0;END IF;END PROCESS;END one;,修改后的条件语句与时序电路,4.2.3 实现时序电路的VHDL不同表达方式,【例4-9】.PROCESS(CLK)BEGINIF CLKEVENT AND(CLK=1)AND(CLKLAST_VALUE=0)THEN Q=D;-确保CLK的变化是一次上升沿的跳变 END IF;END PROCESS;,【例4-10】.PROCESS(CLK)BEGINIF CLK=1 AND CLKLAST_VALUE=0 THEN Q=D;END IF;END PROCESS;,【例4-12】.

11、PROCESS BEGIN wait until CLK=1;-利用wait语句 Q=D;END PROCESS;,【例4-13】PROCESS(CLK)BEGIN IF CLK=1 THEN Q=D;END IF;END PROCESS;,【例4-14】PROCESS(CLK，D)BEGIN IF CLK=1 THEN Q=D;END IF;END PROCESS;,-利用进程的启动特性产生对CLK的边沿检测,-电平触发型寄存器,4.3 1位二进制全加器的VHDL设计,图4-11半加器h_adder电路图,图4-10 全加器f_adder电路图,25,4.3.1 半加器描述和CASE语句,a

12、bsoco0000011010101101,半加器h_adder逻辑功能真值表,1.CASE语句,CASE语句的一般表式是：,CASE ISWhen=;When=;.END CASE；,2.标准逻辑矢量数据类型STD_LOGIC_VECTOR,3.并置操作符,SIGNAL a:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL d:STD_LOGIC_VECTOR(1 DOWNTO 0);.a=1 0 d(1)1;-元素与元素并置，并置后的数组长度为4.IF a d=101011 THEN.-在IF条件句中可以使用并置符,在使用STD_LOGIC_VECTOR中，必须注明其

13、数组宽度，即位宽，如：B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；或 SIGNAL A：STD_LOGIC_VECTOR(1 TO 4),4.3.1 半加器描述和CASE语句,【例4-18】LIBRARY IEEE;-或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a；ARCHITECTURE one OF or2a IS BEGIN c=a OR b;END ARCHITECTURE one;,【例4-16】L

14、IBRARY IEEE;-半加器描述(1)USE IEEE.STD_LOGIC_1164.ALL;ENTITY adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY adder;ARCHITECTURE fh1 OF adder is BEGIN so=NOT(a XOR(NOT b);co=a AND b;END ARCHITECTURE fh1;,【例4-17】LIBRARY IEEE;-半加器描述(2)USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b:IN

15、STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder is SIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN abc so so so so NULL;END CASE;END PROCESS;END ARCHITECTURE fh1;,【例】.-半加器描述(3)SIGNAL abc,cso:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN abc cso cso cso cso=10;END CASE;END PROCESS;EN

16、D ARCHITECTURE fh1;,【例4-19】LIBRARY IEEE;-1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder IS PORT(ain，bin，cin:IN STD_LOGIC;cout，sum:OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder-调用半加器声明语句 PORT(a，b:IN STD_LOGIC;co，so:OUT STD_LOGIC);END COMPONENT；COMPONENT

17、 or2a PORT(a，b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT；SIGNAL d，e，f:STD_LOGIC;-定义3个信号作为内部的连接线 BEGIN u1:h_adder PORT MAP(a=ain，b=bin，co=d，so=e);u2:h_adder PORT MAP(a=e，b=cin，co=f，so=sum);u3:or2a PORT MAP(a=d，b=f，c=cout);END ARCHITECTURE fd1;,26,19,4.3.3 全加器描述和例化语句,元件例化语句由两部分组成:(1)第一部分是对一个现成的设计实体定

18、义为一个元件，功能是对待调用的元件作出调用声明。COMPONENT 元件名 PORT(端口名表)；END COMPONENT 元件名；,(2)元件例化语句的第二部分则是此元件与当前设计实体(顶层文件)中元件间及端口的连接说明。例化名:元件名 PORT MAP(端口名=连接端口名,.);,25,【例4-20】ENTITY CNT4 IS PORT(CLK:IN BIT;Q:BUFFER INTEGER RANGE 15 DOWNTO 0);END CNT4;ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CL

19、K=1 THEN Q=Q+1;END IF;END PROCESS;END bhv;,4.4 计数器设计,4.1.1 4位二进制加法计数器设计,取整数数据类型,整数取值范围,端口信号模式取BUFFER，为什么？,注意整数和位的不同表达方式！,整数类型,整数常量的书写方式示例如下：1 十进制整数0 十进制整数35 十进制整数10E3 十进制整数16#D9#十六进制整数8#720#八进制整数 2#11010010#二进制整数,【例4-21】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

20、CNT4 IS PORT(CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT4;ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN Q1=Q1+1;END IF;END PROCESS;Q=Q1;END bhv;,运算符加载(含+，-，*，=，=，/=，AND，MOD等,注意，信号端口模式和数据类型的改变！,注意，引进内部信号矢量！,4.4.3 计

21、数器设计的其他表述方法,图4-12 4位加法计数器RTL电路（Synplify综合）,图4-13 4位加法计数器工作时序,4.5 一般加法计数器设计,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE;ENTITY CNT10 IS PORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT10;,ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK,RST,EN)VARIABLE CQI:

22、STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST=1 THEN CQI:=(OTHERS=0);-计数器复位 ELSIF CLKEVENT AND CLK=1 THEN-检测时钟上升沿 IF EN=1 THEN-检测是否允许计数 IF CQI 0);-大于9，计数值清零 END IF;END IF;END IF;IF CQI=1001 THEN COUT=1;-计数大于9，输出进位信号 ELSE COUT=0;END IF;CQ=CQI;-将计数值向端口输出 END PROCESS;END behav;,4.5.1 相关语法,变量主要用于数据的暂存。省略赋值操

23、作符（OTHERS=X）,为了简化表达才使用短语“(OTHERS=X)”，这是一个省略赋值操作符，它可以在较多位的位矢量赋值中作省略化的赋值，如以下语句：SIGNAL d1:STD_LOGIC_VECTOR(4 DOWNTO 0);VARIABLE a1:STD_LOGIC_VECTOR(15 DOWNTO 0);.d1 0)；a1:=(OTHERS=0)；等同于d1=“00000”；a1:=“0000000000000000”这种表述与位矢量长度无关，优点在于给大的位矢量赋值时简化了描述。,4.5.2 程序分析,图4-14 例4-22的RTL电路（Synplify综合）,图4-15 例4-2

24、2的工作时序,4.5.3 含并行置位的移位寄存器设计,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS-8位右移寄存器 PORT(CLK，LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB:OUT STD_LOGIC);END SHFRT;,ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS(CLK,LOAD)VARIABLE REG8:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF CLKEVENT A

25、ND CLK=1 THEN IF LOAD=1 THEN-装载新数据 REG8:=DIN;ELSE REG8(6 DOWNTO 0):=REG8(7 DOWNTO 1);右移 END IF;END IF;QB=REG8(0);-输出最低位 END PROCESS;END behav;,工作时序图,（1）在第一个时钟到来时，LOAD恰为高电平,此时DIN口上的8位数据9A，即10011010，被锁入REG8中。（2）第二个时钟，以及以后的时钟信号都是移位时钟。在第一个执行并行数据加载的时钟后，QB输出了被加载的第一位右移数0，而此时的REG8内仍然是9A。（3）第二个时钟后，QB输出了右移出的第2个位1，此时的REG8内变为CD，其最高位被填为1。如此下去，直到第8个CLK后，右移出了所有8位二进制数，此时REG8内是FF。,