EDA技术及应用》第2章大规模可编程逻辑器.ppt

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1、第2章 大规模可编程逻辑器件,大规模可编程逻辑器件是利用EDA技术进行电子系统设计的载体。本章以超大规模可编程逻辑器件的主流器件FPGA和CPLD为主要对象，首先概述可编程逻辑器件的发展历程、分类方法和常用标识的含义，接着详细地阐述了Lattice、Altera和xilinx公司的主流FPGA和CPLD的基本结构，最后介绍了FPGA和CPLD的编程与配置电路，FPGA/CPLD 开发应用中的选择方法。,教学提示,1 教学内容：EDA实验开发系统概述；常用实验开发系统的简介。2 教学重点：EDA实验开发系统的基本组成、性能指标、工作原理以及其一般使用方法，GW48系列EDA实验开发系统的使用方法

2、。3 教学难点：EDA实验开发系统的工作原理、结构图的选择、管脚的锁定。课后作业：8184。,2.1 可编程逻辑器件概述,可编程逻辑器件(PLDProgrammable Logic Devices)是一种由用户编程以实现某种逻辑功能的新型逻辑器件。它诞生于20世纪70年代，在20世纪80年代以后，随着集成电路技术和计算机技术的发展而迅速发展。自问世以来，PLD经历了从PROM、PLA、PAL、GAL到FPGA、ispLSI等高密度PLD的发展过程。在此期间，PLD的集成度、速度不断提高，功能不断增强，结构趋于更合理，使用变得更灵活方便。PLD的出现，打破了由中小规模通用型集成电路和大规模专用集

3、成电路垄断的局面。与中小规模通用型集成电路相比，用PLD实现数字系统，有集成度高、速度快、功耗小、可靠性高等优点。与大规模专用集成电路相比，用PLD实现数字系统，有研制周期短、先期投资少、无风险、修改逻辑设计方便、小批量生产成本低等优势。可以预见，在不久的将来，PLD将在集成电路市场占统治地位。随着可编程逻辑器件性能价格比的不断提高，EDA开发软件的不断完善，现代电子系统的设计将越来越多地使用可编程逻辑器件，特别是大规模可编程逻辑器件。如果说一个电子系统可以像积木块一样堆积起来的话，那么现在构成许多电子系统仅仅需要3种标准的积木块微处理器、存储器和可编程逻辑器件，甚至只需一块大规模可编程逻辑器

4、件。,2.1.1 PLD的发展进程,最早的可编程逻辑器件出现在20世纪70年代初，主要是可编程只读存储器(PROM)和可编程逻辑阵列(PLA)。20世纪70年代末出现了可编程阵列逻辑(PALProgrammable Array Logic)器件。20世纪80年代初期，美国Lattice公司推出了一种新型的PLD器件，称为通用阵列逻辑(GALGeneric Array Logic)，一般认为它是第二代PLD器件。随着技术的进步，生产工艺的不断改进，器件规模不断扩大，逻辑功能不断增强，各种可编程逻辑器件如雨后春笋般涌现，如PROM、EPROM、EEPROM等。随着半导体工艺不断完善、用户对器件集成

5、度要求不断提高，1985年，美国Altera公司在EPROM和GAL器件的基础上，首先推出了可擦除可编程逻辑器件EPLD(Erasable PLD)，其基本结构与PAL/GAL器件相仿，但其集成度要比GAL器件高得多。而后Altera、Atmel、Xilinx等公司不断推出新的EPLD产品，它们的工艺不尽相同，结构不断改进，形成了一个庞大的群体。但是从广义来讲，可擦除可编程逻辑器件(EPLD)可以包括GAL、EEPROM、FPGA、ispLSI或ispEPLD等器件。,最初，一般把器件的可用门数超过500门的PLD称为EPLD。后来，由于器件的密度越来越大，所以许多公司把原来称为EPLD的产品

6、都称为复杂可编程逻辑器件CPLD（Complex Programmable Logic Devices)。现在一般把所有超过某一集成度的PLD器件都称为CPLD。当前CPLD的规模已从取代PAL和GAL的500门以下的芯片系列，发展到5000门以上，现已有上百万门的CPLD芯片系列。随着工艺水平的提高，在增加器件容量的同时，为提高芯片的利用率和工作频率，CPLD从内部结构上作了许多改进，出现了多种不同的形式，功能更加齐全，应用不断扩展。在EPROM基础上出现的高密度可编程逻辑器件称为EPLD或CPLD。,在20世纪80年代中期，美国Xilinx公司首先推出了现场可编程门阵列FPGA（Field

7、 Programmable gate array)器件。FPGA器件采用逻辑单元阵列结构和静态随机存取存储器工艺，设计灵活，集成度高，可无限次反复编程，并可现场模拟调试验证。FPGA器件及其开发系统是开发大规模数字集成电路的新技术。它利用计算机辅助设计，绘制出实现用户逻辑的原理图、编辑布尔方程或用硬件描述语言等方式作为设计输入；然后经一系列转换程序、自动布局布线、模拟仿真的过程；最后生成配置FPGA器件的数据文件，对FPGA器件初始化。这样就实现了满足用户要求的专用集成电路，真正达到了用户自行设计、自行研制和自行生产集成电路的目的。由于FPGA器件具有高密度、高速率、系列化、标准化、小型化、多

8、功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试验证等优点，因此使用FPGA器件，一般可在几天到几周内完成一个电子系统的设计和制作，可以缩短研制周期，达到快速上市和进一步降低成本的要求。,在20世纪90年代初，Lattice公司又推出了在系统可编程大规模集成电路(ispLSI)。所谓“在系统可编程特性”(In System Programmability，缩写为ISP)，是指在用户自己设计的目标系统中或线路板上，为重新构造设计逻辑而对器件进行编程或反复编程的能力。在系统编程器件的基本特征是利用器件的工作电压(一般为5 V)，在器件安装到系统板上后，不需要将器件从电路板上卸

9、下，可对器件进行直接配置，并可改变器件内的设计逻辑，满足原有的PCB布局要求。采用ISP技术之后，硬件设计可以变得像软件设计那样灵活而易于修改，硬件的功能也可以实时地加以更新或按预定的程序改变配置。这不仅扩展了器件的用途，缩短了系统的设计和调试周期，而且还省去了对器件单独编程的环节，因而也省去了器件编程设备，简化了目标系统的现场升级和维护工作。,在系统可编程的概念，首先由美国的Lattice公司提出，而且，该公司已将其独特的ISP技术应用到高密度可编程逻辑器件中，形成了ispLSI(in system programmable Large Scale Integration，在系统可编程大规模

10、集成)和pLSI(可编程大规模集成)逻辑器件系列。ispLSI在功能和参数方面都与相对应的pLSI器件相兼容，只是增加了5 V在系统可编程与反复可编程能力。ispLSI和pLSI产品，既有低密度PLD使用方便、性能可靠等特点，又有FPGA器件的高密度和灵活性，具有确定可预知的延时、优化的通用逻辑单元、高效的全局布线区、灵活的时钟机制、标准的边界扫描功能、先进的制造工艺等优势，其系统速度可达154 MHz，逻辑集成度可达100014 000门，是一种比较先进的可编程专用集成电路。自进入21世纪以来，可编程逻辑集成电路技术进入飞速发展时期，器件的可用逻辑门数超过了百万门甚至达到上千万门，器件的最高

11、频率超过百兆赫兹甚至达到四五百兆赫兹，内嵌的功能模块越来越专用和复杂，比如出现了乘法器、RAM、CPU核、DSP核和PLL等，同时出现了基于FPGA的可编程片上系统SOPC（System On a Programmable Chip），有时又称为基于FPGA的嵌入式系统。,1从结构的复杂度分类 从结构的复杂度上一般可将PLD分为简单PLD和复杂PLD(CPLD)，或分为低密度PLD和高密度PLD(HDPLD)。通常，当PLD中的等效门数超过500门时，则认为它是高密度PLD。传统的PAL和GAL是典型的低密度PLD，其余如EPLD、FPGA和pLSI/ispLSI等则称为HDPLD或CPLD。

12、2从互连结构上分类 从互连结构上可将PLD分为确定型和统计型两类。确定型PLD提供的互连结构每次用相同的互连线实现布线，所以，这类PLD的定时特性常常可以从数据手册上查阅而事先确定。统计型结构是指设计系统每次执行相同的功能，却能给出不同的布线模式，一般无法确切地预知线路的延时。,2.1.2 PLD的分类方法,3从可编程特性上分类 从可编程特性上可将PLD分为一次可编程和重复可编程两类。一次可编程的典型产品是PROM、PAL和熔丝型FPGA，其他大多是重复可编程的。其中，用紫外线擦除的产品的编程次数一般在几十次的量级，采用电擦除方式的产品的编程的次数稍多些，采用E2CMOS工艺的产品，擦写次数可

13、达上千次，而采用SRAM(静态随机存取存储器)结构，则被认为可实现无限次的编程。4从可编程元件上分类 最早的PLD器件(如PAL)大多采用的是TTL工艺，但后来的PLD器件(如GAL、EPLD、FPGA及pLSI/ISP器件)都采用MOS工艺(如NMOS、CMOS、E2CMOS等)。目前，一般有下列5种编程元件：熔丝型开关(一次可编程，要求大电流)；可编程低阻电路元件(多次可编程，要求中电压)；EPROM的编程元件(需要有石英窗口，紫外线擦除)；EEPROM的编程元件；基于SRAM的编程元件。,2.1.3 常用CPLD 和FPGA标识的含义,1 CPLD和FPGA 标识概说（1）用于说明生产厂

14、家的，如：Lattice，Altera，Xilinx是其公司名称。（2）注册商标，如：MAX是为Altera公司其CPLD产品MAX系列注册的商标。（3）产品型号，如EPM7128SLC84-15，是Altera公司的一种CPLD（EPLD）的型号，是需要重点掌握的。（4）产品序列号，是说明产品生产过程中的编号，是产品身份的标志，相当于人的身份证。（5）产地与其它说明，由于跨国公司跨国经营，世界日益全球化，有些产品还有产地说明，如：Made in China（中国制造）。,2 CPLD/FPGA 产品型号标识组成（1）产品系列代码：如Altera公司的FLEX器件系列代码为EPF。（2）品种代

15、码：如Altera公司的FLEX10K，10K即是其品种代码。（3）特征代码：也即集成度，CPLD产品一般以逻辑宏单元数描述，而FPGA一般以有效逻辑门来描述。如Altera公司的EPF10K10中后一个10，代表典型产品集成度是10k（注：本章数量的缩写K表示1024，k表示1000）。要注意有效门与可用门不同。（4）封装代码：如Altera公司的EPM7128SLC84中的LC，表示采用PLCC封装（Plastic Leaded Chip Carrier，塑料方形扁平封装）。PLD封装除PLCC外，还有BGA（Ball Grid Array，球形网状阵列）、C/JLCC(Ceramic/J

16、-leaded Chip Carrier,)、C/M/P/TQFP（Ceramic/Metal/Plastic/Thin Quard Flat Package）、PDIP/DIP（Plastic Double In line Package）、PGA(Ceramic Pin Grid Array)等多以其缩写来描述，但要注意各公司稍有差别，如PLCC，Altera公司用LC描述，Xilinx公司用PC描述,Lattice公司用J来描述。,（5）参数说明：如Altera公司的EPM7128SLC84中的LC84-15，84代表有84个引脚，15代表速度等级为15ns，注意该等级的含义各公司有所不

17、同。也有的产品直接用系统频率来表示速度，如ispLSI1016-60，60代表最大频率60MHz。（6）改进型描述：一般产品设计都在后续进行改进设计，改进设计型号一般在原型号后用字母表示，如A、B、C等按先后顺序编号，有些不从A、B、C按先后顺序编号，则有特定的含义，如D表示低成本型（Down）、E表示增强型（Ehanced)、L表示低功耗型（Low）、H表示高引脚型（High）、X表示扩展型（eXtended）等。（7）适用的环境等级描述：一般在型号最后以字母描述，C（Commercial）表示商用级（085），I（Industrial）表示工业级（-40100），M（Martial）表示军

18、工级（-55125）。（8）附加后缀：如ES：Engineering sample，N:Lead-free devices。,3几种典型产品型号 1）Lattice公司CPLD和FPGA系列器件 Lattice公司的CPLD产品以其发明的isp开头，系列有ispLSI、ispMACH、ispPAC及新开发的ispXPGA、ispXPLD等，其中ispPAC为模拟可编程器件，除ispLSI、ispMACH4A系列外，型号编排时CPLD产品以LC开头，FPGA产品以LF开头(MachXO系列除外)，SC系列以LFSC开头，如EC系列以EC开头，典型产品型号含义如下：ispLSI1016-60：is

19、pLSI1000系列CPLD，通用逻辑块GLB数为16个，工作频率最大60MHz。ispLSI1032E-125 LJ：ispLSI1000E系列CPLD，通用逻辑块GLB数为32个（相当逻辑宏单元数128），工作频率最大125MHz,PLCC84封装，低电压型商用产品。M4A5-256/128-7YC:5V ispMACH4A系列CPLD，逻辑宏单元数256个，引脚间延迟为7.5ns，PQFP208封装，适用温度范围为商用级(070)。,LC4032ZE-4TN100C:ispMACH4000ZE系列CPLD，逻辑宏单元数32个，引脚间延迟为4.4 ns，无铅TQFP100封装，适用温度范围

20、为商用级(085)。LC5256MC-4F256C：ispXPLD 5000MC系列CPLD，逻辑宏单元数256个，存储器型，1.8V供电电压，引脚间延迟为4.0ns，fpBGA256封装，适用温度范围为商用级(085)。LCMXO640E-4FT256CES:MachXO系列FPGA，640 个查找表，1.2V供电电压，速度等级为4级，fpBGA256封装，适用温度范围为商用级(085)，工程样品。LFSC3GA25E-6F900C:SC系列FPGA，SERDES速度3.8G，25k LUTs，1.2V供电电压，速度等级为6级，fpBGA900封装,适用温度范围为商用级(085)。,LFX1

21、200EC-03F900I:ispXPGA1200E系列FPGA，典型逻辑规模是1.25M系统门，1.8V，速度等级为3级（注意Lattice公司的速度等级数越小，速度越慢），fpBGA900封装,适用温度范围为工业级(-40100)。LFXP10E-4F256C:XP系列FPGA，10k LUTs，1.2V供电电压，速度等级为4级，fpBGA256封装,适用温度范围为商用级(085)。LFEC20E-4F484C:EC系列FPGA，20k LUTs，1.2V供电电压，速度等级为4级，fpBGA484封装,适用温度范围为商用级(085)。LFE2-50E-7F672C:ECP2系列FPGA，5

22、0k LUTs，1.2V供电电压，速度等级为7级，fpBGA672封装,适用温度范围为商用级(085)。,2）Altera公司的FPGA和CPLD系列器件 Altera公司的产品一般以EP开头，代表可重复编程。Altera公司的MAX系列CPLD产品和MAXFPGA产品，系列代码为EPM，典型产品型号含义如下：EPM7128SLC84-15：MAX7000S系列CPLD，逻辑宏单元数128，采用PLCC封装，84个引脚，引脚间延时为15ns。EPM240GT100C3ES:MAXG 系列FPGA产品，逻辑单元数240，TQFP封装，100个引脚，速度等级为3级，适用温度范围为商用级(085)，

23、ES表示是工程样品（Engineering sample）。,Altera公司的FPGA产品系列代码为EP或EPF，典型产品型号含义如下：EPF10K10：FLEX10K系列FPGA，典型逻辑规模是10k有效逻辑门。EPF10K30E：FLEX10KE系列FPGA，逻辑规模是EPF10K10的3倍。EPF20K200E：APEX20KE系列FPGA，逻辑规模是EPF10K10的20倍。EP1K30：ACEX1K系列FPGA，逻辑规模是EPF10K10的3倍。EP1S30：STRATIX系列FPGA，逻辑规模是EPF10K10的3倍。EP3C25F324C7N:CYCLONE 系列FPGA，逻辑

24、单元数25 k，FBGA封装，324个引脚，速度等级为7级，适用温度范围为商用级(085)，无铅(Lead-free devices）。EP4SGX 230 K F 40 C 2 ES：Stratix GX系列FPGA，逻辑单元数230k，带36个收发器，FBGA封装，1517个引脚，速度等级为2级，适用温度范围为商用级(085)，工程样品。EP1AGX 20 C F 484 C 6 N：Arria GX系列FPGA，逻辑单元数20k，带4个收发器，FBGA封装，484个引脚，速度等级为6级，适用温度范围为商用级(085)，无铅。,Altera公司的FPGA配置器件系列代码为EPC，典型产品型

25、号含义如下：EPC1：为1型FPGA配置器件。3）Xilinx公司的CPLD和FPGA系列器件 Xilinx公司的产品一般以XC开头，代表Xilinx公司的产品。典型产品型号含义如下：XC95108-7 PQ 160C：XC9500系列CPLD，逻辑宏单元数108，引脚间延时为7ns，采用PQFP封装，160个引脚，商用。XC2064：XC2000系列FPGA，可配置逻辑块（Configurable Logic Block，CLB）为64个（只此型号以CLB为特征）。XC2018：XC2000系列FPGA，典型逻辑规模是有效门1800。XC4002A：XC4000A系列FPGA，典型逻辑规模是

26、2k有效门。XCS10：Spartan系列FPGA，典型逻辑规模是10k。XCS30：Spartan系列FPGA，典型逻辑规模是XCS10的3倍。XC3S50A-4 FT 256 C：Spartan 3A系列FPGA，典型逻辑规模是XCS10的5倍，速度等级为4级，采用FTBGA256脚封装，适用温度范围为商用级(085)。XC6VLX240T-1FFG1156C：Virtex-6 LX系列FPGA，典型逻辑规模是240k，速度等级为1级，采用1156脚封装,适用温度范围为商用级(085)。,2.2 Lattice公司的CPLD和FPGA器件,2.2.1 Lattice公司的CPLD和FPGA

27、概述,1CLPD器件概述 Lattice公司始建于1983年，是最早推出PLD的公司之一，GAL器件是其成功推出并得到广泛应用的PLD产品。20世纪80年代末，Lattice公司提出了ISP（在系统可编程）的概念，并首次推出了CPLD器件，其后，将ISP与其拥有的先进的EECMOS技术相结合，推出了一系列具有ISP功能的CPLD器件，使CPLD器件的应用领域又有了巨大的扩展。所谓ISP技术，就是不用从系统上取下PLD芯片，就可进行编程的技术。ISP技术大大缩短了新产品研制周期，降低了开发风险和成本,因而推出后得到了广泛的应用，几乎成了CPLD的标准。Lattice公司的CPLD器件主要有isp

28、LSI系列、ispMACH系列、ispXPLD系列，现在主流产品是ispMACH系列和ispXPLD系列。,（1）ispLSI系列CPLD ispLSI系列是Lattice公司于20世纪90年代以来推出的，有ispLSI1000系列、ispLSI2000系列、ispLSI3000系列、ispLSI4000系列、ispLSI5000系列、ispLSI8000系列六个系列，分别适用于不同场合，前三个系列是基本型，后三个系列是1996年后推出的。ispLSI系列集成度1000门至60000门，引脚到引脚之间（Pin To Pin）延时最小3ns，工作速度可达300MHz，支持ISP和JTAG边界扫描

29、测试功能，原来广泛应用于通信设备、计算机、DSP系统和仪器仪表中，但现在已逐渐退出历史舞台，被ispMACH系列和ispXPLD系列替代。该系列CPLD主要参数表见表2.1。,（2）ispMACH系列CPLD ispMACH系列包括5V的ispMACH4A5系列和主流的ispMACH4000系列,包括ispLSI4000/4000B/4000C/4000V/4000Z/4000ZE等品种，主要是供电电压不同，ispMACH4000V、ispMACH4000B 和 ispMACH4000C器件系列供电电压分别为3.3V、2.5V 和 1.8V。Lattice公司还基于ispMACH4000的器件

30、结构开发出了低静态功耗的 CPLD 系列ispMACH4000Z和超低功耗的CPLD 系列ispMACH4000ZE。该系列CPLD主要参数表见表2.2和表2.3。ispMACH 4000系列产品提供SuperFAST（400MHz，超快）的 CPLD 解决方案。ispMACH 4000V 和ispMACH 4000Z 均支持车用温度范围：-40130C（Tj）。ispMACH 4000 系列支持介于 3.3V 和 1.8V 之间的 I/O 标准，既有业界领先的速度性能，又能提供最低的动态功耗。ispMACH 4000V/B/C 系列器件的宏单元个数从 32 512 不等，速度最大达到400M

31、Hz（对应引脚至引脚之间的传输延迟 tPD 为 2.5ns）。ispMACH 系列提供 44 256 引脚、具有多种密度I/O组合的TQFP、fpBGA和caBGA封装。,ispMACH 4000Z 的宏单元数为 32256，速度最大达到267MHz（对应tPD 为3.5ns），供电电压为1.8V，可提供很低的动态功率。1.8V的ispMACH 4000Z器件系列适用于从3.3V、2.5V、至 1.8V的宽泛围的I/O标准，在使用LVCMOS3.3V接口时，它还可以兼容5V的电压。该系列有商用、工业用和车用等不同的温度范围。ispMACH 4000ZE是ispMACH 4000Z 器件系列的第

32、二代，非常适用于超低功耗、大批量便携式的应用。在典型情况下，ispMACH 4000ZE提供低至10A 的待机电流。经过成本优化且功能繁多的ispMACH 4000ZE器件提供超小的、节省面积的芯片级球栅阵列（csBGA）封装、一种能够实现超低系统功耗的新的Power Guard 特性以及包含片上用户振荡器和定时器的新的系统集成功能。ispMACH 4000ZE器件采用1.8V核心电压并提供高层次的功能和低系统功耗。ispMACH 4000ZE系列支持3.3V、2.5V、1.8V和1.5V I/O标准，并且当采用LVCMOS 3.3接口时，具有兼容5V的I/O性能。此外，所有输入和I/O都是5

33、V兼容的。ispMACH4000 器件包括3.3V、2.5V 和1.8V 三个系列。4000C 是世界上第一款1.8V 在系统可编程CPLD 系列。ispMACH 4000 系列器件集业界领先的速度性能和最低动态功耗于一身，其支持的 I/O电压标准为：3.3V、2.5V、1.8V。,(3)ispXPLD系列CPLD ispXPLDTM 5000MX 系列代表了Lattice半导体公司全新的XPLD（eXpanded Programmable Logic Devices）器件系列,包括ispXPLDTM5000MB/5000MC/5000MV等品种。这类器件采用了新的构建模块多功能块（MFB:M

34、ulti-Function Block）。这些 MFB 可以根据用户的应用需要，被分别配置成 SuperWIDETM 超宽（136个输入）逻辑、单口或双口存储器、先入先出堆栈或 CAM。ispXPLD 5000MX 器件将 PLD 出色的灵活性与 sysIOTM 接口结合了起来，能够支持 LVDS、HSTL 和 SSTL 等最先进的接口标准，以及比较熟悉的 LVCMOS 标准。sysCLOCKTM PLL 电路简化了时钟管理。ispXPLD 5000MX 器件采用了拓展的在系统编程技术，也就是 ispXP 技术，因而具有非易失性和无限可重构性。编程可以通过 IEEE 1532 业界标准接口进行

35、，配置可以通过Lattice的 sysCONFIGTM 微处理器接口进行。该系列器件有 3.3V、2.5V和1.8 V供电电压的产品可供选择（对应MV、MB和MC系列），最多1024个宏单元，最快300MHz。该系列CPLD主要参数表见表2.4（注：本章中位数的缩写b表示bits，Kb表示Kbits）。,ispLSI/MACH器件都采用EECMOS和EEPROM工艺结构，能够重复编程万次以上，内部带有升压电路，可在5V、3.3V逻辑电平下编程，编程电压和逻辑电压可保持一致，给使用带来很大方便。具有保密功能，可防止非法拷贝。具有短路保护功能，能够防止内部电路自锁和SCR自锁。推出后受到了极大的欢

36、迎，曾经代表了CPLD的最高水平,但现在Lattice公司推出了新一代的扩展在系统可编程技术(ispXP),在新设计中推荐采用ispMACH系列产品和ispXPLD器件。,2FPGA器件概述 Lattice公司的FPGA器件主要有EC/ECP（含S系列）系列、ECP2/M（含S系列）系列、ECP3系列、SC/M系列、XP/XP2系列、MachXO系列和ispXPGA系列。其中，ispXPGA系列是最早采用ispXP技术的FPGA器件，EC/ECP 等是经济型FPGA器件，XP/XP2系列是将EC/ECP2系列FPGA和低成本的130nm/90nm Flash技术合成在单个芯片上的非易失性FPG

37、A。SC/M系列是其最高性能FPGA产品，该系列根据当今基于连结的高速系统的要求而设计，推出了针对诸如以太网、PCI Express、SPI4.2以及高速存储控制器等高吞吐量标准的最佳解决方案。另外，Lattice公司还推出了集成ASIC宏单元和FPGA门于同一片芯片的产品，将该技术称为单片现场可编程系统（FPSC）。与带有嵌入式 FPGA 门的 ASIC 相比，FPSC 器件具有广泛的应用范围。嵌入式宏单元拥有工业标准 IP 核，诸如 PCI、高速线接口和高速收发器。当这些宏单元与成千上万的可编程门结合起来时，它们可应用在各种不同的高级系统设计中。,（1）LatticeECP/EC系列FPG

38、A LatticeECP/EC系列FPGA是经过优化、低成本的主流FPGA产品。为获得最佳的性能和最低的成本，LatticeECP（ECconomy Plus）FPGA产品结合了高效的FPGA结构和高速的专用功能模块。按这种方法实现的Lattice的第一个系列是LatticeECP-DSP（ECconomy Plus DSP）系列，它提供了片内的专用高性能DSP块。LatticeEC（ECconomy）系列支持除了专用高性能DSP块以外的LatticeECP器件所具有的所有通用功能，因此它非常适用于低成本的解决方案。基于低成本的思路，LatticeECP/EC器件含有所有必需的FPGA单元：基

39、于LUT的逻辑功能、分布式和嵌入式存储器、PLL、并支持主流的I/O标准。器件的专用DDR存储器接口支持对成本敏感的工程应用。莱迪思还提供许多用于LatticeECP/EC系列的预先设计的IP（Intellectual Property，知识产权）ispLeverCORE模块。采用这些IP标准模块，设计者可以将精力集中于自己设计中的特色部分，从而提高工作效率。该系列FPGA主要参数表见表2.5。,2）ispXPGA系列FPGA ispXPGA系列FPGA器件采用扩展在系统可编程技术（ispXP）,能够实现同时具有非易失性和无限可重构性的高性能逻辑设计。改变了只能在可编程性、可重构性和非易失性之

40、间寻求妥协的情况。无需外部的配置存储单元，上电后几微秒内自动配置 FPGA，可在几毫秒内完成在系统重构，可在系统工作状态下重新编程器件，通过芯片内的 E2 或 CPU 进行配置，通过对安全位进行设置防止回读。139k 至 1.25M 的系统门，I/O 数多达 496 个，多达414Kb的内嵌存储单元。ispXPGA FPGA系列有两种选择：标准的器件支持用于超高速串行通信的sysHSI功能，而高性能、低成本的FPGA器件“E-系列”则不含sysHSI功能。从而提高工作效率。该系列FPGA主要参数表见表2.6和表2.7。,（3）MachXO系列FPGAMachXO系列非易失性无限重构可编程逻辑器

41、件（PLD）是专门为传统上用CPLD或低密度的FPGA实现的应用而设计的。广泛采用需要通用I/O扩展、接口桥接和电源管理功能的应用，通过提供嵌入式存储器、内置的PLL、高性能的LVDS I/O、远程现场升级（TransFRTM技术）和一个低功耗的睡眠模式，MachXO可编程逻辑器件拥有提升系统集成度的优点，所有这些功能都集成在单片器件之中。该系列FPGA主要参数表见表2.8。,MachXO可编程逻辑器件系列专为广泛的低密度应用而设计,它被用于各种终端市场，包括消费、汽车、通信、计算机、工业和医疗。,2.2.2 ispLSI/pLSI系列CPLD器件结构,ispLSI/pLSI 系列器件有100

42、0、2000、3000、5000、6000和8000系列等器件。ispLSI/pLSI1000/E、2000和3000系列逻辑器件具有类似的结构(如图2.1所示)，都由通用逻辑块(GLB)、全局布线区(GRP)、输出布线区(ORP)、输入/输出单元(IOC)和时钟分配等部分组成，主要区别在于它们的GLB及I/O数量不同。前两个系列的GLB结构相同，后一个系列具有双GLB结构。ispLSI6000系列的GLB与3000系列器件相同，但整体结构中包了FIFO或RAM功能；5000系列的整体结构与3000系列相似，但GLB和宏单元等内部结构有很大的差异；8000系列的GLB与5000系列相似，但整体

43、结构是新推出的。,下面以ispLSI/pLSI3000系列逻辑器件为例，介绍ispLSI/pLSI系列器件的主要结构。1通用逻辑块 ispLSI/pLSI系列的基本逻辑单元是通用逻辑块(GLB，Generic Logic Block)，如图2.2所示。双GLB是Lattice公司ispLSI/pLSI3000系列的标准逻辑块，如图2.3所示，该双GLB包含了1000和2000系列的GLB，相当于两个GLB，这正是“双GLB”名称的来历。双GLB具有24个输入、8个输出，以及实现大多数标准逻辑功能所必需的逻辑。双GLB的内部逻辑被分为4个部分：与阵列、乘积项共享阵列、可配置寄存器和控制部分。,与

44、阵列由两个20乘积项共享阵列组成，它可产生24个双GLB输入的任意逻辑和。这些输入来自于GRP(它们可以是来自32个双GLB的任意反馈信号)，也可以是来自外部I/O单元的输入。所有这些双GLB输入信号可以以逻辑“真”及它们的补码形式进入乘积项，更有效地使布尔逻辑简化。两个乘积项共享阵列(PTSA)各自接收20个乘积项，并把它们分配到4个双GLB输出。有4个或门，分别带有4、4、5和7个输入。任一或门的输出可连到4个双GLB输出中的任一个。如果要求更多的乘积项，PTSA能根据需要组合它们。如果用户主要关心的是速度，PTSA能使用带有4个乘积项的旁通电路，来改善该单元的性能。双GLB的8个输出中，

45、任一个或全部输出都可实现这种功能。ispLSI 5000V系列的GLB结构如图2.4所示。每个GLB包含32个宏单元，具有160个逻辑乘积项和5个控制乘积项的可编程与阵列。该GLB具有来自GRP的68个输入端且可以以原码、补码逻辑输入。160个乘积项可分成32组，每组5项送入乘积项共享阵列(PTSA)，单组函数最多可达35个乘积项。另外，PTSA带有旁通功能。5个乘积项用来控制共享的GLBGLB内部的置位、复位、时钟、时钟使能及I/O的输出使能。,图2.3 ispLSI/pLSI3000系列的双GLB结构,ispLSI5000V系列的宏单元结构如图2.5所示。每个宏单元包含一个可编程XOR门、

46、一个可编程的寄存器/锁存器/触发器，以及允许组合或时序操作所必需的时钟和控制逻辑。每个宏单元有两个输出，并且，它们可通过全局布线区(GRP)反馈。宏单元的这种双重可并行输出能力有利于充分利用硬件资源。ispLSI 8000V系列的宏单元结构如图2.6所示。每个宏单元包含一个可编程XOR门、一个可编程的寄存器/锁存器/触发器，以及允许组合或时序操作所必需的时钟和控制逻辑。每个宏单元有两个输出，其中，1个可通过GLB内部反馈到与阵列，另一个可同时驱动BFM布线区(BRP)和全局布线区(GRP)。宏单元的这种双重可并行输出能力有利于充分利用硬件资源。,2巨块结构 4个双GLB构成一巨块结构(Mega

47、block Structure)。每个GLB的最大输入为24个，任一巨块设有专用输入，一个GLB有8个相应的输出，总共32个GLB输出馈送到单I/O3000系列器件的ORP(也就是每个GLB输出有一个I/O引脚，例如3256)。这样，32个输出中只有16个馈送到16个I/O单元。对于双I/O3000系列器件，如3192，每个GLB输出有一个I/O引脚，16个GLB输出馈送到每个输出布线区(ORP)，驱动16个I/O单元。因此，双I/O器件中每个巨块设有两个ORP。单I/O和双I/O器件的巨块结构如图2.7和图2.8所示。3全局时钟结构 全局时钟结构(Global Clock Structure

48、)包含5个全局时钟输入引脚，Y0、Y1、Y2、Y3和Y4。前3个引脚专用于GLB时钟，后两个引脚专用于I/O寄存器时钟。在1000/E全局系列中设计的时钟GLB生成网络被取消了，因此，所有输入时钟信号通过时钟复工器直接馈送到GLB时钟输入端。GLB全局时钟没有反相能力，但是，乘积项时钟在它送到时钟复工器之前，具有反相能力。,4I/O单元 I/O单元(I/O Cell)结构同1000/E系列相近，如图2.9所示，但每个I/O单元含有边界扫描寄存器，一个输入引脚只有一个扫描寄存器。一个全局测试OE信号“硬线连接”到所有I/O单元，这对实现器件内所有三态输出缓冲器的静态测试是有用的。除了测试OE信号

49、外，两个全局OE信号连到所有I/O引脚。乘积项OE信号和全局信号被送到OE复工器。除测试OE(TOE)信号外，其他OE信号在经过OE复用后具有反相能力。,2.2.3 ispMACH系列CPLD结构,图2.10 ispMACH4000 功能块框图,ispMACH4000 系列器件由全局布线区（GRP），通用逻辑块(GLB)，输出布线区(ORP)及I/O 块组成，如图2.10所示。它可提供从2 个GLB 的ispMACH4032 到 32 个 GLB 的 ispMACH4512 多种器件。每个GLB 由可编程与阵列（从GRP 来的36 个输入和 83 个输出乘积项）,逻辑分配器,16 个宏单元和

50、GLB 时钟发生器组成。每个与阵列有36 个输入，83 个乘积项输出。图2.11是GLB 结构框图，图2.12是可编程与阵列And array，图2.13是逻辑宏单元Macrocell 结构图，图2.14是逻辑分配器结构图，图2.15是输入输出（I/O）单元结构图。,2.2.4 EC/ECP系列FPGA结构,1器件的总体结构 LatticeECP-DSP和LatticeEC器件的中间是逻辑块阵列，器件的四周是可编程I/O单元（Program I/O Cell，简称PIC）。在逻辑块的行之间分布着嵌入式RAM块（sysMEM Embedded Block RAM，简称EBR）。对于Lattice