CMOS数字集成电路.ppt

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1、,第二章 CMOS数字集成电路,2.1 引言 2.2 集成电路的主要生产工艺,晶片准备 制版 光刻工艺 氧化工艺 淀积 腐蚀 扩散,P型衬底,SiO2,N+,N+,G,S,D,金属,2.3 CMOS反相器及其版图,2.3.1 MOS晶体管及其版图,NMOS晶体管,NMOS管特性,漏极电流,NMOS管特性,当不考虑沟道长度调制系数的影响时:,截止状态VGSVTN,线性区 VGSVTN VGSVDS+VTN,饱和区 VTNVGSVDS+VTN,对于PMOS管,VGSVTP,VGSVDS+VTP,VGS+VTPVGSVTP,NMOS管在线性区的沟道电阻,数字电路的应用中,NMOS管作电阻,RDS,P

2、MOS管,CMOS反相器的结构及其版图,RP=RN,VOUT,CMOS反相器的制作工艺,物理结果截面(侧视),场氧化(FOX),掩膜板(顶视),N阱掩膜板,薄氧掩膜板,薄氧化层,多晶硅掩膜板,N+掩膜板,多晶硅,P+掩膜板(负),金属掩膜板,接触孔,接触掩膜,金属,2.4 设计规则和工艺参数,几何设计规则,电学设计规则,设计规则,几何规则规定了版图制作中的各种尺寸,对版图各层之间的重叠、有源区的特征尺寸、以及线条的宽度和间距等几何尺寸所作出的规定。,电学规则是电路连线电阻、分布电容、功耗等应达到的指标。,分布电容,MOS晶体管的器件电容,CBS CGB CBD,CGS,G,CGD,一般，栅极电

3、容可统一近似为：式中，0是真空的介电系数，0X是二氧化硅的相对介电常数，0X=4，A为栅氧化 层面积，t0X 为栅氧化层厚度。，,扩散电容,扩散电容包括扩散区面电容和侧电容两部分:,式中，Cja为每平方微米面结电容，Cjp为每微米的侧面电容，a为扩散区的宽度，b为扩散区的长度。,结电容Cja是结电压Vj的函数：,式中，B为结电势，B0.6V。n是常数，与PN结附近杂质的分布有关，n=0.30.5。,连线电容,信号沿导线传播的延迟依赖于许多因素，包括导线的分布电阻与电容，驱动源的阻抗，以及负载阻抗。对于长线，由导线层中分布电阻和分布电容引起的传播延迟起支配作用。导线的延迟时间,当n很大时:,式中

4、，r 是单位长度导线分布电阻，c 是单位长度导线分布电容，l 是导线长度。,门的延迟,CMOS门的延迟下降时间,上升时间,CMOS电路的功耗,静态功耗,动态功耗,对负载电容充放电功耗,短路功耗,减小CMOS管的输入电容，对于提高电路的工作速度和降低动态功耗都是有利的。此外，降低电源电压可以同时减少静态功耗、动态功耗和短路功耗，因此在低功耗系统中都采用1.53.3V的电源电压。,2.5 CMOS数字电路的特征,2.5.1 标准逻辑电平,2.5.2 逻辑扇出特性 R,2.5.3 容性负载及其影响 tPD=tLH+tHL=2.2(RP+RN)C2.5.4 CMOS电路的噪声容限设VOL和VOH是反相

5、器的额定输出低电平和高电平，VIL和VIH是反相器输入端的阈值电压，则当反相器的输入ViVIL时，反相器输出为高电平；ViVIH时，反相器输出为低电平，当VILViVIH时，电路处于不定态。VIL是保证可靠的逻辑“1”状态CMOS反相器的最大输入电压，VIH是保证可靠的逻辑“0”状态CMOS反相器的最小输入电压。于是，定义噪声容限为：低电平噪声容限 NML=VIL-VOL 高电平噪声容限 NMH=VOH-VIH,CMOS电路的噪声容限的分析计算,CMOS反相器的直流电压转移特性曲线,CMOS电路的噪声容限,对于典型的CMOS电路，VTN=1V，VTP=-1V，VDD=5V，,CMOS电路的噪声容限,对于NMOS电路，NML=1.38V，NMH=1.98V 对于TTL电路，NML=0.4V，NMH=0.8V 对于3.3V供电的CMOS电路，NML=1.4875V，NMH=1.4875V,2.6 CMOS逻辑门,2.6.1 CMOS或非门,VDD,2.6.2 CMOS与非门,2.7 CMOS传输门,2.7.1 NMOS多路选择器,2.7.2 CMOS传输,