8.3CMOS静态门电路的功耗.ppt

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1、2023/7/1,半导体集成电路,2023/7/1,CMOS静态门电路的功耗,2023/7/1,内容提要,功耗的组成静态功耗及减小措施举例动态功耗及减小措施举例CMOS静态门电路的小结,2023/7/1,1.当输入信号为0时：,输出保持1不变，没有电荷转移,3.当输入信号从01(发生跳变)时：,输出从“1”转变为“0”,有电荷转移,0,1,2.当输入信号为VDD时：,输出保持0不变，没有电荷转移,CMOS反相器的功耗,动态功耗,2023/7/1,CMOS反相器的功耗,功耗组成：1.静态功耗 2.动态功耗,1.静态功耗PS,在输入为0或1（VDD)时，两个MOS管中总是一个截止一个导通，因此没有

2、从VDD到VSS的直流通路，也没有电流流入栅极，因此其静态电流和功耗几乎为0。,常规,2023/7/1,对于深亚微米器件，存在泄漏电流Ileakage,VDD Ileakage,Vout,随着特征尺寸的减小，泄漏电流功耗变得不可忽视，减小泄漏电流功耗是目前的研究热点之一。,Ipn=AJS,由越过沟道区的少数载流子扩散电流引起的,2023/7/1,反向偏置二极管漏电流,2023/7/1,亚阈值漏电流,由少数载流子的扩散引起，类似横向晶体管,0.10.1之间,亚阈值振幅系数,VT降低，Isub增大,但VT增加，速度减慢,存在速度和功耗的折中考虑,2023/7/1,降低待机功耗的方法举例：,正常工作

3、时采用低阈值电压，以减少CMOS电路的延迟时间,待机时采用高阈值电压，以减少CMOS电路的泄漏电流,保持速度性能的基础上，大幅度降低功耗,2023/7/1,高Vt,低Vt,VDD,VSS,SL,低阈值逻辑电路,电路工作时导通，待机时截止,2023/7/1,2.动态功耗PD,VIL,VIH,Vin,Vout,0,VDD,VDD,(1),(2),(3),(4),(5),N截止P非饱和,N饱和P非饱和,N非饱和P饱和,N非饱和P截止,1.短路电流功耗：在输入从0到1或者从1到0瞬变过程中，NMOS管和PMOS管都处于导通状态，此时存在一个窄的从VDD到VSS的电流脉冲，由此引起的功耗叫短路电流功耗。

4、,通常（开关频率较低时）为动态功耗的主要组成部分,2.瞬态功耗：在电路开关动作时，对输出端负载电容进行放电引起的功耗。,2023/7/1,短路电流功耗,Vin,Vout,2023/7/1,瞬态功耗,Vin,Vout,E=CLVDD2,Pdyn=E*f=CLVDD2f,为减小功耗需要减小CL,VDD 和f,动态（翻转）的能量和功耗：与驱动器件的电阻无关,每次翻转消耗的能量E,反相器的平均转换频率,2023/7/1,电路中通常用时钟频率fclk,Pdyn=CLVDD2fclk,开关活动因子,=25%,2023/7/1,降低动态功耗的基本原则,降低电源电压,降低开关活动性,减少实际电容,尽量降低电路

5、门数,2023/7/1,双电源LSI设计技术,F/F,F/F,F/F,F/F,F/F,F/F,F/F,F/F,F/F,F/F,FF_A,FF_B,对于非关键路径采用低电源电压,降低电源电压举例,2023/7/1,小振幅数据通路技术,数据通路信号的振幅减低 在数据表现形式上下功夫，减少信号的迁移几率 在不变更系统结构的基础上，采用专用数据通路(LVDS)，以减少电路规模,低电压差分信号,降低电源电压举例,2023/7/1,减少毛刺和竞争冒险,降低开关活动性举例,设计时，使各支路的延时尽可能平衡,2023/7/1,2023/7/1,CMOS静态逻辑门的小结,MOS反相器的静态特性,逻辑门的输入输出电平,逻辑门的噪声容限,逻辑门的逻辑阈值,MOS反相器的动态特性,逻辑门的开关特性,逻辑门的功耗,2023/7/1,CMOS静态逻辑门的小结,复合CMOS逻辑门的构成,2023/7/1,作业：,名词解释：静态功耗，动态功耗简述CMOS反相器功耗的构成。,