ch06时序逻辑电路设计.ppt

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1、6.1 时序逻辑电路的基本概念6.2 同步时序逻辑电路的分析方法6.3 同步时序逻辑电路的设计方法6.4 异步时序逻辑电路的分析方法6.5 若干典型的时序逻辑集成电路,第六章 时序逻辑电路,6.1 时序逻辑电路的基本概念,6.1.1 时序逻辑电路的基本结构和特点6.1.2 时序逻辑电路的分类6.1.3 时序逻辑电路功能的描述方法,6.1.1 概述,数字逻辑电路,组合逻辑电路,时序逻辑电路,任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关,任意时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关,例：串行加法器，两个多位数从低位到高位逐位相加,进位结果保存到高一位加法时使用,电路结

2、构包含存储电路和组合电路存储器状态和输入变量共同决定输出,任意时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关,一般结构形式与功能描述方法,输入信号,状态信号,输出信号,驱动信号,可以用三个方程组来描述：,1、电路结构：有存储器件，有反馈回路2、电路功能：有记忆3、I/O关系：输出与当前输入有关，并与触发器状态有关，有强烈的时序概念,时序电路特点,4、功能描述：3组方程,输出方程,驱动方程,状态方程,5、时序电路的分类,动作特点,同步时序电路,异步时序电路,所有触发器由统一时钟控制;复杂,可靠,没有统一的时钟，简单,输出信号特点,Mealy,Moore,计数器、寄存器、移位寄存器、读写

3、存储器、脉冲分配器、分频器、序列信号检测器（发生器）等,6、根据逻辑功能分类,6.1.3 时序电路逻辑功能的表示方法,逻辑方程组（输出方程、驱动（激励）方程、状态方程、时钟方程（异步）状态表状态图时序图激励表（设计）,这些表示方法在本质上是相同的，可以互相转换。,6.2 同步时序逻辑电路的分析方法,已知：由逻辑门和触发器组成的时序逻辑电路。目的：分析时序逻辑电路的功能步骤：1、确定时序逻辑电路的类型2、分别写出输出方程（外部，可有可无），驱动方程（根据各个触发器输入信号的来源），状态方程（把驱动方程代入特征方程），时钟脉冲CP方程（异步）。3、根据上述推导出的方程式列状态表。4、画状态图和时序

4、图。5、分析功能，并判断电路的自启动能力。,同步（moore mealy）异步（moore）,例1,输出方程：,驱动方程：,1、类型：同步mealy型,2、写方程式：,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3、根据状态方程写状态表,根据状态表画状态图,01/110/111/100/1,11/000/001/110/1,分析：00、01、10、11四种状态都是有效状态。当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该

5、电路既具有递增计数功能，又具有递减计数功能，是一个4进制同步可逆计数器。X为加/减控制信号。,4、时序图,5、电路功能,所以该电路是一个可逆的4进制计数器。,例2,输出方程：,驱动方程：,2、写方程式：,1、类型：同步moore型,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3、根据输出方程和状态方程写状态表,根据状态表画状态图,有效状态（有效序列）,无效状态,该电路不具备自启动能力。,自启动能力：当电路处于无效状态时，在时钟脉冲CP的作用下，能够回到有效状态的能力。,6个有效状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律

6、变化的，即：000001011111110100000当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。,4、时序图,5、电路功能,功能：用格雷码表示的六进制同步递增计数器。,脉冲分配器：电路在时钟脉冲的作用下，按一定顺序轮流地输出脉冲信号。由于电路能在时钟脉冲作用下将脉冲信号按顺序分配到各个输出端，故称其为脉冲分配器。,逻辑功能分析。从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲以三次分配给Q0、Q和Q2各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每经过三个时钟周期循环一次，并且该电路具有自启动能力。,例3,异步时序电路，时钟方程：,驱

7、动方程：,1、类型：异步moore型,2、写方程式：,D触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3、根据状态方程写状态表,10101010,0110011001100110,10011001,0100101101001011,10000111,4、状态图,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个8进制异步减法计数器。或分频器。,5、电路功能,4、时序图,练习1：,输出方程：,驱动方程：,1、类型：同步mealy型,2、写方程式：,JK触发器的特性

8、方程：,将各触发器的驱动方程代入，即得电路的状态方程：,0 00 1 01 1,1,0,01/010/000/100/0,10/100/001/000/0,3、根据状态方程写状态表,4、时序图,所以该电路是一个可控的3进制计数器。,1 类型：异步moore,2 写方程组：,3 写状态表：,100010 00,01000100,1110010111100101,00111100,11001100,4 状态图：,5 时序图：,6.3 同步时序逻辑电路的设计方法,一、基本思想：用尽可能少的触发器和门电路来实现所要求的逻辑功能。即：1）简洁，明了，低成本；2）可靠、稳定、一致性。,二、时序电路的设计步

9、骤：,1、根据给定的设计要求，写出原始的状态转换图和原始状态表。（最为关键）,a）分析给定的逻辑功能，确定输入变量，输出变量及该电路应包含的状态，并用字母S0，S1.表示这些状态。对于同步电路，时钟脉冲不作为输入条件b）分别以上述状态为现态，考察在每一个可能的输入组合作用下应转入哪个状态及相应的输出，便可求得符合题意的状态图。,Mooremealy,设计一个同步递增5进制计数器。,例：设计一个序列脉冲检测器有一个输入端X和一个输出端Z，输入端X输入一串随机的二进制代码，当输入序列中出现110时，输出Z产生一个1输出，否则Z输出0。典型输入、输出序列如下：输入X：1 0 1 0 1 1 1 0

10、0 1 1 0输出Z：0 0 0 0 0 0 0 1 0 0 0 1试作出该序列检测器的原始状态图。,有用的状态：（保留）S0初始状态S1收到一个1后的状态；S2连续收到11后的状态；S3连续收到110后的状态。,0/0,1/0,1/0,设计一个序列脉冲检测电路，当连续输入100（000或001或101等）时，电路的输出为1，其它情况下输出为0。,100:S0:初态 S1:1S2:10 S3:100,0/0,1/0,1/0,1/0,001:S0:初态 S1:0S2:00 S3:001,0/0,1/0,2、状态化简。,状态等价：是指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，

11、不仅有相同的输出，而且向同一全次态转换，则称这些状态是等到价的。凡是等价状态都可以合并.,判断两个状态等价的方法（在输入相同的条件下）：第一，它们的输出完全相同；第二，它们的次态相同。,以状态等价为基础,S0和S3是状态等价,3、状态编码或状态分配。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。从而获得最佳或接近最佳的状态分配方案。,编码的方案不同，设计的电路结构也不同，选取的编码方案应该有利于所选择触发器的驱动方程及电路输出方程的简化。遵循状态变化的顺序，尽量以自然二进制递增顺序编码。,后面是同步时序逻辑电路的一般步骤：4、选择触发器的类型及个数。5、根据编码后的状态图画出状态表

12、和激励表。6、利用卡诺图化简求电路的输出方程和触发器的驱动方程。7、画出电路图，并检查自启动能力。,电路万一偶然进入无效状态，能否在输入信号和时钟脉冲下进入有效状态，如果能自动进入有效状态则称为具有自启动功能；否则，称为“挂起”。必须对所设计的电路进行修改。其方法是：在卡诺图的包围圈内，对无效状态x的原来取1画在圈内的，可试改为0而不画入包围圈，或者相反。最后再进行检查，查到能够自启动为止。,例1,1、建立原始状态图,设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进1，产生一个进位输出。,2、状态化简,3、状态分配,已经最简。,已是二进制状态。,4、选触发器，列状态表，求时钟、输

13、出、状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,由于要求采用同步方案，故时钟方程为：,0 0 0 1 0 0 1,0 1 0 10 1 0,1 11 11 10,6、画电路图,5、检查电路能否自启动,将无效状态111代入状态方程计算：,可见111的次态为有效状态000，电路能够自启动。,用JK触发器设计一个同步时序电路，实现下图所示状态图描述的功能。要求电路能够自启动。,例2,将状态方程组变换为与JK触发器特征方程相同的形式,检查多余状态,电路不具有自启动能力。,改变无效状态的次态：本例选择010，原来次态为101，现改为001

14、,设计一个序列脉冲检测电路，当连续输入111时，电路的输出为1，其它情况下输出为0。,例3,1、分析题意，建立原始状态图,S0初态 S11S211 S3111,2、状态化简：以状态等价为基础,状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,3、状态编码,该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的 三个代码表示。,S0=00S1=01S2=10,4、选择触发器的类型和个数,选用2个CP下降沿触发的JK触发器，分别用Q0、Q1表示。采用同步方案。,5、根据状态表写出状态表和激励表,7、电路图,6、检查电路能否自启动,将无效状态11

15、代入输出方程和状态方程计算：,电路能够自启动。,智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转，则这一次左转，直到未探测到障碍物时直行。试用D触发器设计一个机器人控制器，控制机器人的行走方式。,例4,解：根据题意，机器人有以下四种可能的工作状态：当前直行，但上一次是左转S0；探测

16、到障碍物，右转S1；当前直行，但上一次是右转S2；探测到障碍物，左转S3。,S0=00S1=01S2=10S3=11,时序逻辑图（略）,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。,寄存器,只能并行送入数据，需要时也只能并行输出,可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。,6.5 若干典型的时序逻辑集成电路,6.5.1 寄存器和移位

17、寄存器（了解功能）,1 寄存器,特点：只能寄存数据,其特点是:数据并行输入、并行输出。,寄存器：用来存储逻辑运算后的结果，也就是逻辑加、减、与、和之后的运算结果锁存器：用来控制数据的传送，一般会有一个引脚来控制电平的输出。,2 移位寄存器,1基本移位寄存器,（1）右移寄存器（D触发器组成的4位右移寄存器）右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。,移位寄存器不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左/向右移动1位或并行/串行数据的转换、数据处理功能。,设移位寄存器的初始状态为XXXX，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：

18、,1,1,1,2,0,3,1,4,经过4个CP，串行输入数据变成并行输出数据。从第5个CP，寄存器的最右边又可以得到串行输出。,（2）左移寄存器,左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。,2 双向移位寄存器,将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器,D触发器组成的双向移位寄存器：,当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；,其中，DSR为右移串行输入端，DSL为左移串行输入端。,当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。,三、集成移位寄存器74194,741

19、94为四位双向移位寄存器,DSL 和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。,Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。,74194的功能表,四、MSI寄存器的应用,1.环形计数器,特点：电路简单，N位移位寄存器可以计N个数，实现模N的环形计数器。,MSI寄存器模块的用途很广泛,除了比较常用的存储数据和串行/并行数据转换以外，还有环形计数器、扭环形计数器、序列发生与检测等,2扭环形计数器,为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。,一般来说，N位移位寄存器可以组成模2N的扭环形计数器，只需将末级输出反相后，接到串行输

20、入端。,3.序列检测,只有当DSR、Q0、Q1、Q2、Q3分别为1、1、0、1、1时,输出Y才为1,因此可以用这一电路检测序列11011。,在数字电路中，用来统计输入脉冲个数的电路称为计数器。,计数器,6.5.2 计数器（掌握）,按照CP,按照编码,计数过程中数字增减趋势,按照计数器的容量,1.二进制计数器（模为2N）,1二进制异步计数器,以3位二进制加法计数器为例,状态图,各个触发器的状态方程：,时钟脉冲CP方程：,选用3个CP下降沿触发的JK触发器，分别用Q0、Q1、Q2表示。,各个触发器的驱动方程：,时钟方程：,时序图,Q0每输入一个时钟脉冲翻转一次，,Q1在Q0由1变0时翻转，,Q2在

21、Q1由1变0时翻转。,电路图,由于没有无效状态，电路能自启动。,Q0是二分频；Q1是四分频；Q2是八分频。,3位二进制异步减法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用Q0、Q1、Q2表示。,各个触发器的状态方程：,时钟脉冲CP方程：,各个触发器的驱动方程：,时序图,2二进制同步计数器,以3位二进制加法计数器为例,选用3个CP下降沿触发的JK触发器，分别用Q0、Q1、Q2表示。,时钟方程：,各个触发器的驱动方程：,时序图,Q0每输入一个时钟脉冲翻转一次；Q1在Q0=1时，在下一个CP触发沿到来时翻转。Q2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,3位二进制同步减法计数

22、器,选用3个CP下降沿触发的JK触发器，分别用Q0、Q1、Q2表示。,时钟方程：,驱动方程：,时序图,2.集成计数器,1.优点：体积小，功耗低，功能灵活。2.几种常用的集成计数器：,一、74LVC161,74LVC161 是4位集成二进制同步加法计数器，具有计数、保持、预置、异步（低电平）清零功能，,1、异步清零。与时钟无关，所以时间短暂。2、同步并行置数。时钟处于上升沿。3、两个输入使能端只要有一个为低电平，不管时钟，此时数据保持。注意：CEP=0，CET=1，进位输出TC也保持不变。CET=0，不管CEP如何，进位TC=0。TC=CET Q0 Q1Q2 Q3，主要用来作为芯片功能的扩展。4

23、、计数。,二、集成计数器74161的应用,现有的74161是16进制计数器构成N进制计数器时，如果N16,则需要多片。分别介绍：,举例：用74161组成六进制计数器,实现方法有两种：反馈清零法和反馈置数法,（1）反馈清零法适用于具有异步清零端的集成计数器,1、用一片74161来设计小于16的计数器。,1,（2）反馈预置法适用于具有同步预置端的集成计数器。,例1：用集成计数器74161和与非门组成的7进制计数器。,练习：试分析图示电路，画出它的状态图，说明它是几进制计数器。,同步计数器有进位输出端，可以选择合适的进位输出信号来驱动下一级计数器计数。计数器级联的方式有两种，一种级间采用并行进位方式

24、，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端;另一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。,2、用多片74161来设计大于16的计数器。,并行进位（同步方式）,串行进位（异步方式）,在同步接线方式中，一旦片0的各位输出都为1，片1立即可以接收进位信号进行计数；在异步接法中，片0需要经历片1的传输延迟，只有片0输出翻转为0时，CP1此时由01，才开始翻转。所以同步工作速度较高。一般情况下，采用同步连接方式。,2片74LS161级联M=（147）1

25、0=（10010011）2,同步级联,异步级联,本章小结,1.时序电路的分析（同步moore、同步mealy、异步moore）2.同步时序电路的设计（计数器、脉冲检测器）3.寄存器：基本寄存器（了解）和移位寄存器。器件：74149的应用：环形计数器和扭环形计数器。4.计数器：分类，二进制计数器设计原理器件：74161的应用（利用清零端或置数控制端）集成计数器还可以与显示译码器、显示数码管连接在一起，组成数字时钟。,P322 6.2.4,1 类型：同步mealy2 写方程组：,3 写状态表：,01/110/100/100/1,01/111/100/100/0,4 根据状态表画状态图,P322 6

26、.2.6,1 类型：同步moore2 写方程组：,3 写状态表：,4 根据状态表画状态图,1000,0010,0CP0 CP,5 画时序图,P322 6.4.3,1 类型：异步moore2 写方程组：,3 写状态表：,101010 00,01100100,0001111000011010,00011100,4 画状态图：,5 分析功能,异步递增的7进制计数器,1、五个 D 触发器构成环形计数器，其计数长度为 _。A.5 B.10 C.25 D.322、五个 D 触发器构成扭环形计数器，其计数长度为 _。A.5 B.10 C.25 D.323、某电视机水平-垂直扫描发生器需要一个分频器将 315

27、00Hz 的脉冲转换为 60Hz 的脉冲，欲构成此分频器至少需要 _ 个触发器。A.10 B.60 C.525 D.315004、若要设计一个脉冲序列为 11010011 的序列脉冲发生器，应选用 _ 个触发器。A.2 B.3 C.4 D.105、某移位寄存器的时钟脉冲频率为 100KHz，欲将存放在该寄存器中的数左移 8 位，完成该操作需要 _ 时间。A.10S B.80S C.100S D.800ms 6、电路如图所示，设现态Q1Q0=00，经过10个CP脉冲作用后，Q1Q0=（），若CP的频率为4KHZ，则输出端Q1的频率是（）,时序逻辑电路的一般结构由组合电路与（）组成。（A）全加器（

28、B）存储电路（C）译码器（D）选择器时序逻辑电路中一定是含（）A.触发器 B.组合逻辑电路 C.移位寄存器 D.译码器,一个8进制的同步递增计数器的起始值为0001，经过100个脉冲作用后的值是（）（A）0100（B）0101（C）1011（D）0010在下列逻辑器件中，不属于时序逻辑器件的是（）（A）触发器（B）计数器（C）全加器（D）寄存器下列触发器连接方式使该触发器不能做计数功能的是（）（A）（B）J=K=1（C）J=K=0（D）T=1把一个五进制计数器与一个四进制计数器串联可得到()进制计数器。A.4 B.5 C.9 D.20如图所示时序逻辑电路完成的功能为()（A）移位寄存器（B）同步二进制减法计数器（C）异步二进制减法计数器（D）同步二进制加法计数器,