数字电子技术第六.ppt

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1、数字电子技术 Digital Electronics Technology,第六章 时 序 逻 辑 电 路,主要内容：6.1 概述6.2 时序逻辑电路的分析方法6.3 若干常用的时序逻辑电路6.4 时序逻辑电路的设计方法,教学内容及教学要求,一.重点掌握的内容：,（1）时序逻辑电路的概念及电路结构特点；（2）同步时序电路的一般分析方法；（3）同步计数器的一般分析方法；（4）会用置零法和置数法构成任意进制计数器。,二.一般掌握的内容：,（1）同步、异步的概念，电路现态、次态、有效状态、无效状态、有效循环、无效循环、自启动的概念，寄存的概念；（2）同步时序逻辑电路设计方法。（3）常用的时序逻辑器件

2、内部结构,6.1 概述,一、组合电路与时序电路的区别,1.组合电路：,电路的输出只与电路的输入有关，,与电路的前一时刻的状态无关。,2.时序电路：,电路在某一给定时刻的输出,取决于该时刻电路的输入,还取决于前一时刻电路的状态,时序电路：,组合电路,+,触发器,电路的状态与时间顺序有关,时序电路由组合电路和存储电路两部分组成，并形成反馈回路。它是一种在任何时刻输出不仅取决于该电路的输入，而且还与电路过去输入有关的逻辑电路。时序电路具有以下两个特点：1.时序电路中的存储电路（通常由触发器组成），具有记忆过去输入信号的能力。2.存储电路的输出反馈到组合电路的输入端，与输入信号共同决定组合电路的输出。

3、,时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。,构成时序逻辑电路的基本单元是触发器。,时序电路的一般结构形式与功能描述方法,8,时序逻辑电路的模型,*电路由组合电路和存储电路组成。,*电路存在反馈。,结构特征:,外部输出（输出）,内部输出（激励）,内部输入（状态）,外部输入（输入）,9,组合逻辑部分用来产生电路的输出和“激励”；存储元件则用来记忆电路以前时刻的输入情况，并用“状态”表征。时钟信号起同步作用。“状态”是同步时序电路的一个重要概念，它表示时序电路的过去属性。并且，常称电路当前状态为现态，将改变后的状态称为次态。由此可见，同步时序电路的输出不

4、仅与当时的输入有关，而且与过去的输入情况（即现态）有关。,组合电路和时序电路的主要区别,可以用三个方程组来描述：,二、时序逻辑电路的分类：,按动作特点可分为,同步时序逻辑电路,异步时序逻辑电路,所有触发器状态的变化都是在同一时钟信号操作下同时发生。,触发器状态的变化不是同时发生。,按输出特点可分为,Merly型时序逻辑电路,Moore型时序逻辑电路,输出不仅取决于存储电路的状态，而且还决定于电路当前的输入。即输出是输入与现态的函数。,输出仅决定于存储电路的状态，与电路当前的输入无关。输出仅与电路的现态有关。,14,米利型和穆尔型时序电路,15,三、时序逻辑电路的功能描述方法,组合电路的逻辑功能

5、可以用输出方程（表达式）、真值表和波形图来表达。时序电路的逻辑功能可以用逻辑方程组、状态表、状态图和时序图来表达。逻辑方程组包括：输出方程组、激励方程组、状态方程组。三组方程、状态表和状态图之间可直接实现相互转换。且根据其中的任意一种表达方式，都可以画出时序图。,特性方程：描述触发器逻辑功能的逻辑表达式。驱动方程：（激励方程）触发器输入信号的逻辑 表达式。时钟方程：控制时钟CLK的逻辑表达式。状态方程：（次态方程）次态输出的逻辑表达式。驱动方程代入特性方程得状态方程。输出方程：输出变量的逻辑表达式。,1.逻辑方程组,2.状态表,反映输出Z、次态Q*与输入X、现态Q之间关系的表格。,3.状态图,

6、反映时序电路状态转换规律，及相应输入、输出取值关系的图形。,箭尾：现态,箭头：次态,标注：输入输出,4.时序图,时序图又叫工作波形图，它用波形的形式形象地表达了输入信号、输出信号、电路的状态等的取值在时间上的对应关系。,这四种方法从不同侧面突出了时序电路逻辑功能的特点，它们在本质上是相同的，可以互相转换。,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表,时序图,1,5,时序电路的分析步骤：,4,6.2 时序逻辑电路的分析方法,判断电路逻辑功能,检查自启动,同步时序电路的分析方法分析：找出给定时序电路的逻辑功能即找出在输入和CLK作用下，电路的次态和输出。一般步骤：从给定电路写出

7、存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的驱动方程。将驱动方程代入触发器的特性方程，得到状态方程。从给定电路写出输出方程。,几个概念,有效状态：在时序电路中，凡是被利用了的状态。有效循环：有效状态构成的循环。,无效状态：在时序电路中，凡是没有被利用的状态。无效循环：无效状态若形成循环，则称为无效循环。,自启动：在CLK作用下，无效状态能自动地进入到有效循环中，则称电路能自启动，否则称不能自启动。,例6.2.1,解:,写方程组,驱动方程,同步时序电路，时钟方程省去。,输出方程,求状态方程,将驱动方程代入JK触发器的特性方程 中得电路的状态方程:,计算、列状态转换表,画状态转换

8、图,作时序图,说明电路功能,这是一个同步七进制加法计数器，能自启动。,例6.2.3,解:,写方程式,驱动方程,代入D触发器的特性方程，得到电路的状态方程,输出方程,求状态方程,计算、列状态转换表,画状态转换图,00,01,10,11,作时序图,说明电路功能,A=0时是二位二进制加法计数器；A=1时是二位二进制减法计数器。,作业：6.3 6.6,35,例2 试分析如图所示时序电路的逻辑功能。,电路是由两个JK触发器组成的莫尔型同步时序电路。,解：,(1)了解电路组成。,J2=K2=X Q1,J1=K1=1,Y=Q2Q1,(2)写出下列各逻辑方程式：,输出方程:,激励方程:,36,J2=K2=X

9、Q1,J1=K1=1,将激励方程代入JK触发器的特性方程得状态方程:,整理得：,FF2,FF1,37,(3)列出其状态转换表，画出状态转换图和波形图,Y=Q2Q1,38,状态图,39,根据状态转换表，画出波形图。,40,X=0时,电路功能：可逆计数器,X=1时,Y可理解为进位或借位端。,电路进行加1计数,电路进行减1计数。,()确定电路的逻辑功能.,6.3 若干常用的时序逻辑电路,一、寄存器,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。,6.3.1 寄

10、存器,同步触发器构成,4位寄存器,边沿触发器构成,（1）清零。，异步清零。即有：,（2）送数。时，CLK上升沿送数。即有：,（3）保持。在、CLK上升沿以外时间，寄存器内容将保持不变。,4位D锁存器74LS75,并行输入,并行输出,图6.3.1 74LS75的逻辑图,4位寄存器74HC175,图6.3.2 74HC175的逻辑图,二、移位寄存器,所谓“移位”，,就是将寄存器所存各位 数据，,在移位脉冲的作用下，,依次向左或向右移动。,根据移位方向，常把它分成左移寄存器、右移寄存器和 双向移位寄存器三种：,根据移位数据的输入输出方式，又可将它分为下述四种电路结构：,串行输入串行输出,串行输入并行

11、输出,并行输入串行输出,并行输入并行输出,串入串出,串入并出,一个输入端，一个输出端,一个输入端，多个输出端,并入串出,FF,FF,FF,FF,并入并出,多个输入端，一个输出端,多个输入端，多个输出端,二、移位寄存器,单向移位寄存器,经过4个CLK信号以后，串行输入的4位代码全部移入寄存器中，同时在4个触发器输出端得到并行输出代码。,如果首先将4位数据并行置入移位寄存器的4个触发器中，经过4个CP,4位代码将从串行输出端依次输出，实现数据的并行串行转换。,一、单向移位寄存器,右移寄存器,时钟方程,驱动方程,状态方程,Di,00001011,0000011,000001,00001,0000,0

12、00,00,0,左移寄存器,Di,左移输入,左移输出,驱动方程,状态方程,单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CLK脉冲操 作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制 代码。n个CLK脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CLK脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CLK脉冲后，寄存器便被清零。,集成寄存器74LS194A,74LS194A是多功能移位寄存器,右移串行输入,左移串行输入,并行置数输入端,控制端,图6.3.6 双向移位寄存器74LS194A,74LS194的工作

13、原理,清零,Q3 Q2 Q1Q0=0000;,CP0=CP1=CP2=CP3=,由逻辑图可知：,1）S1=S0=0时：,保持；,3）S1=1，S0=0时：,左移；,2）S1=0，S0=1时：,右移；,4）S1=S0=1时：,并行置数。,0,1,1,1,1,0 0,0 1,1 0,1 1,异步清零,保 持,右移(从Q0向右移动),左移(从Q3向左移动),并行置数,X,X,X,双向移位寄存器,6.3.2 计数器,在数字电路中，能够记忆输入脉冲个数的电路称为计数器。,分类：,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法

14、计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,一、同步计数器同步二进制计数器同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,n位二进制同步加法计数器的电路连接规律：,驱动方程,输出方程,一、同步计数器,279页图6.3.10,4位二进制同步加法计数器,若计数脉冲频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为f0的1/2、1/4、1/8、1/16。因此又称为分频器。,作业：6.9 9.10,表6.3.3 图6.3.10电路的

15、状态转换表,图6.3.12 图6.3.10电路的时序图,图6.3.11 图6.3.10电路的状态转换图,分频器,图6.3.13 4位同步二进制计数器74161的逻辑图,同步置数，,异步清零。,D3、D2、D1、D0:预置数据输入端；,EP、ET:计数使能端；,CP:脉冲输入端；,C:进位输出端,2、集成四位二进制加法计数器74161,功能及原理：,（1）异步清零：,（2）同步置数：,（3）保持：,J=K=0,保持。,（4）计数：,J0=K0=1,J1=K1=Q0,J2=K2=Q0 Q1,J3=K3=Q0 Q1 Q2,此时，电路为四位二进制同步加计数器。,74161的功能表：,4位同步二进制计数

16、器74161功能表,74161具有异步清零和同步置数功能.,74LS161引脚图：,驱动方程,输出方程,n位二进制同步减法计数器的连接规律：,284页图6.3.15,2、同步二进制减法计数器,同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,图6.3.15 电路的状态转换表,4位集成二进制同步可逆计数器74LS191,预置数控制端,使能端,加减控制端,串行时钟输出,3、同步二进制加/减计数器,图6.3.16 单时钟同步十六进制加/减计数器74LS191

17、,使能控制端,异步预置数控制端,4位同步二进制可逆计数器74LS191功能表,74LS191具有异步置数功能.,图6.3.17 同步十六进制加/减计数器74LS191的时序图,0,图6.3.18 双时钟同步十六进制加/减计数器74LS193,异步预置数控制端,异步置零端,双时钟加/减计数器74LS193,74LS193具有异步清零和异步置数功能.,b.双时钟方式器件实例：74LS193（采用T触发器，即T=1）,2、同步十进制计数器,同步十进制加法计数器:在同步二进制加法计数器基础上修改而来.,同步十进制加法计数器74160与74161逻辑图和功能表均相同,所不同的是74160是十进制而741

18、61是十六进制。,2.同步十进制计数器加法计数器基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。,图6.3.20 图6.3.19电路的状态转换图,器件实例：74 160,减法计数器基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。,能自启动,同步十进制可逆计数器也有单时钟和双时钟两种结构形式。属于单时钟的有74LS190等，属于双时钟的有74LS192等。,74LS190与74LS191逻辑图和功能表均相同；74LS192与74LS193逻辑图和功能表均相同。,3、同步十进制加/减计数器,图6.

19、3.24 单时钟同步十进制可逆计数器74LS190的逻辑图,异步置数,二、异步计数器,异步二进制计数器异步二进制加法计数器异步二进制减法计数器异步二进制加/减可逆计数器异步十进制计数器异步十进制加法计数器异步十进制减法计数器异步十进制加/减可逆计数器异步N进制计数器,1、异步二进制计数器,3位二进制异步加法计数器,在末位+1时，从低位到高位逐位进位方式工作，各个触发器不同步触发。原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。,异步二进制加法计数器,图6.3.25 下降沿动作的异步二进制加法计数器,异步二进制加法计

20、数器,图6.3.26 图6.3.25电路的时序图,0 0 0,1 1 1,问题：,如何用上升沿触发的T触发器构成异步二进制加法器？,触发器为下降沿触发，Q0接CLK1,Q1接CLK2。若上升沿触发，则应 Q0接CLK1,Q1接CLK2。,3位异步二进制减法计数器,触发器为下降沿触发，接CLK1,接CLK2。若上升沿触发，则应 接CLK1,接CLK2。,二进制异步计数器级间连接规律,计数脉冲输入到最低位触发器的CP端。,2、异步十进制计数器,图6.3.29 异步十进制加法计数器的典型电路,异步十进制加法计数器,在4位异步二进制加法计数器的基础上修改得到，使计数过程跳过1010到1111这六个状态

21、。,0,1,0,0,2、异步十进制计数器,图6.3.29 异步十进制加法计数器的典型电路,异步十进制加法计数器,在4位异步二进制加法计数器的基础上修改得到，使计数过程跳过1010到1111这六个状态。,1,1,0,0,2、异步十进制计数器,0,0,0,0,图6.3.30 图6.3.29电路的时序图,集成异步十进制加法计数器-74LS290,图6.3.31 二五十进制异步计数器74LS290的逻辑图,R01 R02:,S91 S92:,清0输入端；,置9输入端；,时钟脉冲输入端；,CP0、CP1:,Q0 Q3:,计数器输出端。,74LS290：,异步十进制计数器，,异步置数，异步清零。,结构：7

22、4LS290 内部含有两个独立的计数电路由1个1位二进制计数器和1个异步五进制计数器构成。又称二-五-十进制加法计数器。,模2计数器：,CP0为计数脉冲输入，Q0为输出；,模5计数器：,CP1为计数脉冲输入，Q3 Q1为输出；,8421码十进制计数器：,CP0为计数脉冲输入，CP1与Q0相连，Q3 Q0为输出。,0 0 0,0 0 0,0 0 1,0 0 1,0 1 0,0 1 0,0 1 1,0 1 1,1 0 0,1 0 0,0 0 0,8421码十进制计数器：,结论：上述连接方式形成 BCD 码输出。,74LS290的功能表,2、异步十进制计数器,异步二五十进制计数器74LS290,置0

23、端,置9端,若计数脉冲由CLK0端输入，输出由Q0端引出，即得到二进制计数器；若计数脉冲由CLK1端输入，输出由Q1Q3引出，即是五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端，输出由Q0Q3引出，则得到8421码十进制计数器。,74LS290功能表,缺点：（1）工作频率较低；（2）在电路状态译码时存在竞争冒险现象。,异步计数器特点,优点：结构简单,三、任意进制计数器的构成方法,利用现有的N进制计数器构成任意进制（M）计数器时，如果MN，则要多片N进制计数器。,实现方法,置零法（复位法）,置数法（置位法）,置数法：适用于具有预置功能的集成计数器。对于具有预置数功能的计数器而言，在

24、其计数过程中，可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CLK脉冲作用后，计数器会把预置数输入端D0D1D2D3的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。,1.N M原理：计数循环过程中设法跳过NM个状态具体方法：置零法 置数法,例：将十进制的74160接成六进制计数器,异步置零法,异步置零法,置零信号的宽度与输入计数脉冲高电平维持时间相等。,置零信号持续时间极短，置零可靠性不高。,存在的问题：,(1)MN,M进制计数器需要M个状态，所以要跳过N-M个状态。,反馈清零法(复位法）,同步清零,异步清零,“暂态”,反馈置

25、数法,在计数循环中的任何一个状态置入适当的数值，从而跳过N-M个状态，得到M进制计数器。,异步置数,同步置数,“暂态”,置数法(a)置入0000(b)置入1001,P350 题6.15,解：,当A=1时,其状态转换图如下：,构成十二进制计数器,当A=0时,其状态转换图如下：,构成十进制计数器,例:用集成异步二五十进制计数器74LS290接成六进制计数器（模六）。（不用其他元件）。已知74LS290的逻辑示意图和功能表。,74LS290功能表,首先将74LS290接成8421BCD码的十进制计数器，即将CLK1与Q0相连，CLK0作为外部计数脉冲CLK。,置零法构成六进制,74LS290具有异步

26、清零功能,以下电路连接是否正确？,警告:切不可将输出端相互短路！,这样接是正确的。,置9法构成六进制,74LS290具有异步置9功能,P350 题6.17,解：,当Q2Q1=1时，S91=S92=1,74LS290实现置9功能。画状态转换图如下：,这是一个七进制计数器,当MN时，需用多片N进制计数器组合实现,串行进位方式、并行进位方式、整体置零方式、整体置数方式,若M可分解为M=N1N2(N1、N2均小于N），可采用连接方式有：,若M为大于N的素数，不可分解，则其连接方式只有：整体置零方式、整体置数方式,串行进位方式：以低位片的进位信号作为高位片的时钟输入信号。,并行进位方式：以低位片的进位信

27、号作为高位片的工作状态控制信号。,整体置零方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在计数器记为M状态时使RD=0，将两片计数器同时置零。,整体置数方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在某一状态下使LD=0，将两片计数器同时置数成适当的状态，获得M进制计数器。,例6.3.3 用两片同步十进制计数器接成百进制计数器.,解：,并行进位方式,串行进位方式,例6.3.4 用两片74LS160接成二十九进制计数器.,解：,整体置零方式,整体置数方式,作业：6.12 6.13 6.12 6.19 6.20,6.4 时序逻辑电路的设计方法

28、,根据设计要求,画原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,设计步骤:,确定输入、输出变量及状态数,2n-1M2n,例6.4.1 设计一个带有进位输出端的十三进制计数器.,解：,该电路不需输入端,有进位输出用C表示，规定有进位输出时C=1，无进位输出时C=0。,十三进制计数器应该有十三个有效状态，分别用S0、S1、S12表示。画出其状态转换图：,1,建立原始状态图,状态转换图不需化简。,因为231324，因此取触发器位数n=4。对状态进行编码，得到状态转化表如下：,状态化简,2,状态分配,3,4,选触发

29、器，求时钟、输出、状态、驱动方程,电路次态/输出（）的卡诺图,状态方程：,若选用4个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即Q*=JQ+KQ,找出驱动方程。,比较得到触发器的驱动方程：,画电路图,5,将0000作为初始状态代入状态方程计算次态，画出状态转换图，与状态转换表对照是否相同。最后检查是否自启动。,由状态转换图可知该电路能够自启动.,检查电路能否自启动,6,例6.4.2,解：,输入数据作为输入变量，用X表示；检测结果为输出变量，用Y表示。例如:,设电路没有输入1以前的状态为S0,输入一个1状态为S1，连续输入两个1后的状态为S2，连续输入3个1以后的状态为S3。,画状态转换图,输入X 101100111011110 输入Y 000000001000110,1,建立原始状态图,状态化简,2,状态分配,3,S0=00S1=01S2=10,卡诺图,4,选触发器，求时钟、输出、状态、驱动方程,M3，应取触发器n=2。选2个JK触发器。,将卡诺图分解,求状态方程和输出方程，并得到驱动方程,输出方程：,画电路图,5,输出方程：,由状态转换图可知该电路能够自启动.,检查电路能否自启动,6,作业：6.31 6.33,