数字电子技术基础第5章.ppt

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1、第五章 时序逻辑电路,5.1 时序电路的基本分析和设计方法,5.2 计数器,5.3 寄存器和读/写存储器,5.4 顺序脉冲发生器,5.5 可编程时序逻辑电路,概述,第五章 时序逻辑电路(Sequential Logic Circuit),主要内容：,1.时序电路的特点、功能表示方法和分类,2.时序电路的基本分析方法和设计方法,3.常用的时序电路：,计数器、寄存器、读/写存储器、顺序脉冲发生器和 可编程 时序逻辑电路。,概 述,一、时序电路的特点,1.定义,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。,2.电路特点,(1)与时间因素(CP)有关；,(2)含有记忆性

2、的元件(触发器)。,输入,输出,二、时序电路逻辑功能表示方法,1.逻辑表达式,(1)输出方程,(3)状态方程,(2)驱动方程,2.状态表、卡诺图、状态图和时序图,三、时序逻辑电路分类,1.按逻辑功能划分：,计数器、寄存器、读/写存储器、顺序脉冲发生器等。,2.按时钟控制方式划分：,同步时序电路,触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个 CP。,3.按输出信号的特性划分：,Moore型:输出只决定于电路的现态,Mealy型：输出与现态及输入有关,5.1 时序电路的基本分析和设计方法,5.1.1 时序电路的基本分析方法,1.分析步骤,时序电

3、路,时钟方程,驱动方程,状态表,状态图,时序图,CP触发沿,特性方程,输出方程,状态方程,计算,2.分析举例,写方程式,时钟方程,输出方程,(同步),驱动方程,状态方程,(Moore 型),例 5.1.1,解,画出如下时序电路的状态图和时序图,CP有效,CP有效,CP有效,计算，列状态转换表,0 0 0,1,0 0 1,1,0 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,0 1 0,1,画状态转换图,000,001,/1,011,/1,111,/1,110,/1,100,/1,/0,有效状态和有效循环,010,101,/1,/1,无效状态和无效循

4、环,能否自启动?,能自启动：,存在无效状态，但没有形成循环。,不能自启动：,无效状态形成循环。,0 0 0,1,CP有效,CP有效,CP有效,方法2 利用卡诺图求状态图,Q2n+1 Q1n+1 Q0n+1,001,011,111,101,000,010,110,100,画时序图,CP下降沿触发,Q2,Q1,Q0,000,001,011,111,110,100,000,Y,排列：,Y,Mealy型,练习1,时钟方程,输出方程,驱动方程,状态方程,解,写方程式,画出电路的状态图和时序图,（同步）,CP有效,CP有效,CP有效,S=0,Q2n+1 Q1n+1 Q0n+1,S=1,Q2n+1 Q1n+

5、1 Q0n+1,状态转换表,状态图,000,001,/00,010,/00,011,/00,100,/00,101,/00,110,0/00,111,0/00,0/01,1/10,110,111,1/00,能自启动,S/Y1Y2,1/11,画时序图,当 S=0 时，每 8 个 CP 一个循环；,当 S=1 时，每 6 个 CP 一个循环。,S/Y1Y2,练习2,画出如下异步时序电路的状态图和时序图,解,时钟方程,驱动方程,状态方程,(CP 有效),(CP 有效),写方程式,（异步）,特性方程,(CP 有效),求状态转换表,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1

6、CP0,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,10100000,01100110,00010001,(CP 有效),(CP 有效),能自启动,排列：,画时序图,不画无效状态,Q0,Q1,Q2,排列：,5.1.2 时序电路的基本设计方法,1.设计的一般步骤,时序逻辑问题,逻辑抽象,状态转换图（表）,状态化简,最简状态转换图（表）,电路方程式（时钟输出状态方程）,求出驱动方程,选定触发器的类型,逻辑电路图,检查能否自启动,特性方程,Q2n+1 Q1n+1 Q0n+1,2.设计举例,按如下状态图设计时序电路。,解,选用下降沿触发的 JK 触发器，若用同步方式

7、,则时钟方程：,输出方程,Y,0,0,0,0,0,1,（为方便，略去右上角 n）,状态方程,例 5.1.2,CP0=CP1=CP2=CP,Y,010,011,100,101,000,001,驱动方程,约束项,逻辑图,Y,1,检查能否自启动：,110111000,能自启动,/0,/1,输出方程,注意:检查是否能自启动,简便的方法是利用无效状态分别代入转换后的驱动方程和输出方程,看能否形成无效循环.,1/1,例 5.1.3,设计 一个串行数据检测电路，要求：连续输入3 个或 3 个以上数据时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,S2 连续输

8、入 2 个 1,S3 连续输入 3 个或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出信号,0/0,1/0,0/0,1/0,0/0,0/0,1/1,状态化简,0/0,0/0,X/Y,状态分配、状态编码、状态图,M=3，取 n=2,S0=00,S1=01,S2=11,选触发器、写方程式,选 JK()触发器,同步方式,输出方程,Y,0,0,0,0,0,1,状态方程,时钟方程:CP0=CP1=CP,X/Y,驱动方程,约束项,逻辑图,Y,(Mealy 型),无效状态 10,10,00,0/0,11,1/1,能自启动,注意:求驱动方程时,应先转换状态方程,使之与特性方程的形式一致,再比

9、较,练习,按如下状态图设计时序电路。,P/Y1Y2,解,时钟方程,输出方程,选用上升沿触发的 D 触发器,状态方程,驱动方程,=D0,=D1,=D2,逻辑图,检查能否自启动(能，过程略),5.2 计数器(Counter),5.2.1 计数器的特点和分类,一、计数器的功能及应用,1.功能：,对时钟脉冲 CP 计数。,2.应用：,分频、定时、进行数字运算等。,二、计数器的特点,1.输入信号：,计数脉冲 CP,Moore 型,2.主要组成单元：,时钟触发器,三、计数器的分类,按数制分：,二进制计数器十进制计数器N 进制(任意进制)计数器,按计数方式分：,加法计数器减法计数器可逆计数(Up-Down

10、Counter),按时钟控制分：,同步计数器(Synchronous)异步计数器(Asynchronous),按开关元件分：,TTL 计数器CMOS 计数器,5.2.2 二进制计数器,计数器计数容量、长度或模的概念,计数器能够记忆输入脉冲的数目，即电路的有效状态数 M，叫做计数器的计数容量、长度或模。,3 位二进制同步加法计数器：,0000,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,一、二进制同步计数器,(一)二进制同步加法计数器的设计（3位）,1.结构框图和状态图,每来一个CP，计数输出增加1，计满时，产生进位信号C=Q2Q1Q0，（此

11、时高位计数器Q3的输出仍为0，即未产生计数输出）再来一个CP，计数器归零的同时使高位计数器Q3在C的作用下，产生高位计数输出，即Q3由0变为1.,000,001,010,011,100,101,110,111,/C,2.选择触发器，求时钟方程、输出方程、状态方程,选3个CP触发的边沿JKFF,因为同步，所以时钟方程,由状态图得输出方程,Q2n+1 Q1n+1 Q0n+1,/C,由状态图得卡诺图,分解该卡诺图得,由卡诺图得状态方程,3.求驱动方程,因JKFF的特性方程为,所以驱动方程,4.画逻辑图,串行进位,触发器负载均匀,并行进位,低位触发器负载重,设计方法二：,按计数规律进行级联,C=Q2n

12、 Q1n Q0n,J0=K0=1,J1=K1=Q0,J2=K2=Q1Q0,=T0,=T1,=T2,6、n 位二进制同步加法计数器级联规律：,5、用T 型触发器构成的逻辑电路图,(二)二进制同步减法计数器的设计(3位),1.结构框图和状态图,/B,/B,2.选择触发器，求时钟方程、输出方程、状态方程,选3个CP触发的边沿JKFF,因为同步，所以时钟方程,由状态图得卡诺图,Q2n+1 Q1n+1 Q0n+1,分解该卡诺图得,由卡诺图得状态方程,3.求驱动方程,因JKFF的特性方程为,所以驱动方程,4.画逻辑图,Borrow,若用T 触发器：,设计方法2：,向高位发出的借位信号,T0=1,级联规律：

13、,(三)二进制同步可逆计数器,单时钟输入二进制同步可逆计数器,加/减控制端,加计数,T0=1、T1=Q0n、T2=Q1nQ0n,减计数,每来1个CP翻转1次,CP和Q0同时具备才翻转,CP和Q1Q0同时具备才翻转,双时钟输入二进制同步可逆计数器,加计数脉冲,减计数脉冲,CP0=CPU+CPD,CPU 和CPD 互相排斥,CPU=CP，CPD=0,CPD=CP，CPU=0,CPU,CPD,(四)集成二进制同步计数器,1.集成 4 位二进制同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,Q3 Q0=0000,同步并行置数,异步清零,Q3 Q0=D3 D0,1)74LS161 和 74L

14、S163,74161的状态表,CTP=CTT=1,二进制同步加法计数,CTPCTT=0,保持,若 CTT=0,CO=0,若 CTT=1,74163,同步清零,2)CC4520,使能端也可作计数脉冲输入,计数脉冲输入也可作使能端,异步清零,2.集成 4 位二进制同步可逆计数器,1)74191（单时钟）,加计数时CO/BO=Q3nQ2nQ1nQ0n,并行异步置数,CT=1,CO/BO=1时，,2)74193(双时钟),二、二进制异步计数器,(一)二进制异步加法计数器(3位),1.结构框图和状态图,/C,2.选择触发器，求时钟方程、输出方程、状态方程,选3个CP触发的边沿JKFF,求时钟方程,先画时

15、序图，由状态图，可画出时序图：,由时序图可知，应选：,CP0=CP,CP1=Q0,CP2=Q1,由状态图，得输出方程,由状态图得卡诺图,Q2n+1 Q1n+1 Q0n+1,/C,分解该卡诺图得,由卡诺图得状态方程,（Q1有效）,（Q0有效）,（CP有效）,3.求驱动方程,因JKFF的特性方程为,所以驱动方程,C=Q2n Q1n Q0n,4.画逻辑图,用T 触发器实现二进制异步加法计数器,CP0=CP,CP1=Q0,CP2=Q1,用T 触发器(J=K=1)下降沿触发,C=Q2n Q1n Q0n,并行进位,若采用上升沿触发的 T 触发器,CP0=CP,D 触发器构成的 T 触发器(D=Qn)，下降

16、沿触发,若改用上升沿触发的 D 触发器？,(二)二进制异步减法计数器(3位),1.结构框图和状态图,/B,2.选择触发器，求时钟方程、输出方程、状态方程,选3个CP触发的边沿JKFF,求时钟方程,先画时序图，由状态图，可画出时序图：,由时序图可知，应选：,CP0=CP,/B,由状态图得卡诺图,Q2n+1 Q1n+1 Q0n+1,分解该卡诺图得,由卡诺图得状态方程,（Q1有效）,（Q0有效）,（CP有效）,3.求驱动方程,因JKFF的特性方程为,所以驱动方程,4.画逻辑图,012345678,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0

17、0,用T 触发器(J=K=1)上升沿触发,CP0=CP,CP1=Q0,CP2=Q1,二进制异步计数器级间连接规律,用T 触发器实现二进制异步减法计数器,(三)集成二进制异步计数器,74197、74LS197,计数/置数,异步清零,异步置数,加法计数,二 八 十六进制计数,二-八-十六进制计数器的实现,M=2,计数输出：,M=8,计数输出：,M=16,计数输出：,其它：74177、74LS177、74293、74LS293 等。,5.2.3 十进制计数器,（8421BCD 码）,一、十进制同步计数器,(一)十进制同步加法计数器,1.结构框图和状态图,时钟方程,输出方程,/C,2.选择触发器，求时

18、钟方程、输出方程、状态方程,选4个CP触发的边沿JKFF,状态方程,逻辑图,驱动方程,J0=K0=1,J2=K2=Q1nQ0n,J3=Q2nQ1nQ0n,K3=Q0n,检查能否自启动,将无效状态1010 1111代入状态方程：,1010,1011,0100,1110,1111,0000,1100,1101,0100,能自启动,(二)十进制同步减法计数器,(略),(三)十进制同步可逆计数器,(略),(四)集成十进制同步计数器,74160、74162,(引脚排列与74161相同),异步清零功能：,(74162 同步清零),同步置数功能：,同步计数功能：,保持功能：,进位信号保持,进位输出低电平,1

19、.集成十进制同步加法计数器,2.集成十进制同步可逆计数器,(1)74190(单时钟，引脚与74191相同),异步并行置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能：,(2)74192(双时钟，引脚与74193相同),异步清零功能：,异步置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能,二*、十进制异步计数器,(三)集成十进制异步计数器（74290）,异步清零功能,异步置“9”功能,异步计数功能,M=2,M=5,M=10,CP,CP,5.2.2 N 进制计数器,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),一、利用同步清零或置数端获得 N

20、 进制计数,思 路：,当 M 进制计数器从S0计到 SN 1 后使计数器回到 S0 状态,2.求归零逻辑表达式；,1.写出状态 SN 1 的二进制代码；,3.画连线图。,步 骤：,例 用四位二进制计数器 74163 构成十二进制计数器。,解：,1.,=1011,2.归零表达式：,3.连线图,二、利用异步清零或置数端获得 N 进制计数,当计数到 SN 时，立即产生清零或置数信号，使计数器返回 S0 状态。（SN态瞬间即逝）,思 路：,步 骤：,1.写出状态 SN 的二进制代码；,2.求归零逻辑表达式；,3.画连线图。,例 用2-8-16进制异步计数器74197构成十二进制计数器。,状态S12的作

21、用：产生归零信号,例 用74161 构成十二进制计数器。,解：,=1011,=1100,三 计数器容量的扩展,1.集成计数器的级联,CP,1,CO0,16 16=256,1 2 4 8,10 20 40 80,10 10=100,2.利用级联获得大容量 N 进制计数器,1)级联 N1 和 N2 进制计数器，容量扩展为 N1 N2,例,用 74290 构成 60 进制计数器,N1=10,N2=6,异步清零,个位芯片逢十进一,60=10 6=N1 N2=N,2)用归零法或置数法获得大容量的 N 进制计数器,例 试分别用 74161 和 74162 接成六十进制计数器。,用 SN 产生异步清零信号：

22、,用 SN1 产生同步置数信号：,先用两片74161构成 256 进制计数器,异步清零，同步置数16进制加法计数器,同步清零，同步置数10进制加法计数器,74162 同步清零，同步置数10进制加法计数器。,再用归零法将 M=100 改为 N=60 进制计数器，,即用 SN1 产生同步清零、置数信号。,先用两片 74162 构成 10 10 进制计数器，,5 9,同步清零，同步置数10进制加法计数器,1.同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN,2.用集成 二进制 计数器扩展容量后，终值 SN(或 SN1)是二进制代码；,用集成十进制计数器扩展容量后，终值

23、 SN(或SN1)的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。,注意,1.集成 4 位二进制同步加法计数器,Q3 Q0=0000,同步并行置数,异步清零,Q3 Q0=D3 D0,1)74LS161 和 74LS163,集成计数器汇总：,74161的状态表,CTP=CTT=1,二进制同步加法计数,CTPCTT=0,保持,若 CTT=0,CO=0,若 CTT=1,74163,同步清零,2.集成 4 位二进制同步可逆计数器,1)74191（单时钟）,加计数时CO/BO=Q3nQ2nQ1nQ0n,并行异步置数,CT=1,CO/BO=1时，,2)74193(双时钟),集成二进制异步计数器

24、,74197、74LS197,计数/置数,异步清零,异步置数,加法计数,二 八 十六进制计数,二-八-十六进制计数器的实现,M=2,计数输出：,M=8,计数输出：,M=16,计数输出：,其它：74177、74LS177、74293、74LS293 等。,集成十进制同步计数器,74160、74162,(引脚排列与74161相同),异步清零功能：,(74162 同步清零),同步置数功能：,同步计数功能：,保持功能：,进位信号保持,进位输出低电平,1.集成十进制同步加法计数器,集成十进制同步可逆计数器,(1)74190(单时钟，引脚与74191相同),异步并行置数功能：,同步可逆计数功能：,加法计数

25、,减法计数,保持功能：,(2)74192(双时钟，引脚与74193相同),异步清零功能：,异步置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能,十进制异步计数器,(三)集成十进制异步计数器（74290）,异步清零功能,异步置“9”功能,异步计数功能,M=2,M=5,M=10,CP,CP,练习：P394 题5.15，题5.16(1),(2),解：同步：SN=S6=0110异步：SN-1=S5=0101,题5.15,（1）,异步清零功能,异步计数功能,5.3 寄存器和读/写存储器(Register and Random Access Memory),5.3.1 寄存器的主要特点和分类,

26、一、概念和特点,(一)概念,寄存：,把二进制数据或代码暂时存储起来。,寄存器：,具有寄存功能的电路。,(二)特点,主要由触发器构成,一般不对存储内容进行处理。,并行输入,并行输出,1 0 1 0,1 0 1 0,0,1,0,1,0,1,0,1,串行输入,串行输出,二、分类,(一)按功能分,基本寄存器,移位寄存器,(并入并出),(并入并出、并入串出、串入并出、串入串出),(二)按开关元件分,TTL 寄存器,CMOS 寄存器,基本寄存器,移位寄存器,多位 D 型触发器,锁存器,寄存器阵列,单向移位寄存器,双向移位寄存器,基本寄存器,移位寄存器,(多位 D 型触发器),(同 TTL),5.3.2 基

27、本寄存器,一个触发器可以存储 位二进制信号；寄存 n 位二进制数码，需要 个触发器。,1,n,一、4 边沿 D 触发器(74175、74LS175),保 持,特点：,并入并出，结构简单，抗干扰能力强。,二、双 4 位锁存器(74116),(一)引脚排列图和逻辑功能示意图,异步清零,送数控制,并行数码输入,并行数码输出,(二)逻辑功能,清零,送数,保持,三、4 4 寄存器阵列(74170、74LS170),(一)引脚排列图和逻辑功能示意图,并行数码输入,数 码 输 出,AW0、AW1,写入地址码,AR0、AR1,读出地址码,写入时钟脉冲,读出时钟脉冲,(二)逻辑功能,16个D锁存器 构成存储矩阵

28、,能存放4个字:W0、W1、W2、W3,0,00,0 0 0 1,0 0 0 1,01,0 0 1 0,0 0 1 0,10,0 1 0 0,0 1 0 0,11,1 0 0 0,1 0 0 0,1,写 入 禁 止,0,00,0 0 0 1,01,0 0 1 0,10,0 1 0 0,11,1 0 0 0,1,1 1 1 1,特点:能同时进行读写;集电极开路输出,每个字有4位：,5.3.3 移位寄存器,一、单向移位寄存器,右移寄存器,时钟方程,驱动方程,状态方程,Di,00001011,0000011,000001,00001,0000,000,00,0,左移寄存器,Di,左移输入,左移输出,

29、驱动方程,状态方程,移位寄存器主要特点：,1.输入数码在 CP 控制下，依次右移或左移；,2.寄存 n 位二进制数码。n 个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。,3.若串行数据输入端为 0，则 n 个CP后寄存器被清零。,二、双向移位寄存器(自学),三、集成移位寄存器,(一)8 位单向移位寄存器 74164,（二）4 位双向移位寄存器 74LS194(略),5.3.4 移位寄存器型计数器,结构示意图,特点：,电路结构简单，计数顺序一般为非自然态序，用途极为广泛。,一、环形计数器,(一)电路组成,(二)工作原理,1000,0100,0010,0001

30、,有效循环（选移位一个1）,0000,1111,0101,1010,1100,0110,0011,1001,1101,1110,0111,1011,无效循环,排列：Qn0Qn1Qn2Qn3,4个cp、4个态一个循环,可作计数器,不能自启动,(三)能自启动的环型计数器,二、扭环形计数器,0000100011001110 0001001101111111,01001010 1101 0110 1001 001001011011,有效循环,无效循环、不能自启动,能自启动的扭环形计数器：,P360 图5.3.16,三、最大长度移位寄存器型计数器(略),排列：Qn0Qn1Qn2Qn3,5.3.5 读/写

31、存储器 RAM,(Random Access Memory),存储单元,存放一位二进制数的基本单元(即位)。,存储容量,存储器含存储单元的总个(位)数。,存储容量=字数（word）位数（bit）,地址,存储器中每一个字的编号,2561，2564 一共有 256 个字，需要 256 个地址,10244，10248 一共有 1024 个字，需要 1024 个地址,地址译码,用译码器赋予每一个字一个地址,N 位地址输入，能产生 2N 个地址,一元地址译码字译码,二元地址译码 行译码、列译码,一、RAM 的结构,CS,I/O,例 对 256 4 存储矩阵进行地址译码,一元地址译码,8线 256线,缺点

32、:n 位地址输入的译码器,需要 2n 条输出线。,1 0 1 0,二元地址译码,4线 16线,1 0.0,1 0 0,8 位地址输入的地址译码器,只有 32条输出线。,25(32)根行选择线,10 根地址线,210(1024)个地址,25(32)根列选择线,1024 个字排列成,32 32 矩阵,当 X0=1，Y0=1时，,对 0-0 单元读(写),当X31=1，Y31=1时，,对 31-31 单元读(写),例 1024 1 存储器矩阵,0,二、RAM的存储单元,(一)静态存储单元,基本工作原理：,T5、T6 门控管控制触发器与位线的连通,0,读操作时:,写操作时:,T7、T8 门控管控制位线

33、与数据线的连通,数据线,位线,位线,用PMOS 作 NMOS负载，功耗极小，可在交流电源断电后,靠电池保持存储数据.,(二)动态存储单元,T5、T6 控制对位线的预充电,VDD,1,导通,0,截止,T3、T4 门控管控制存储单元与位线的连通,T7、T8 门控管控制位线与数据线的连通,若无预充电，在“读”过程中 C1 存储的电荷有所损失，使数据“1”被破坏，而预充电则起到(由CB)给 C1 补充电荷的作用，即进行一次刷新（再生）。,通,通,通,通,三、RAM 容量的扩展,(一)位扩展,地址线、读/写控制线、片选线并联输入/输出线分开使用,如：用 8 片 1024 1 位 RAM 扩展为 1024

34、 8 位 RAM,00,10,字数够用，位数不够用时,(二)字扩展（即地址扩展）,位数够用，字数不够用时,4块2568位扩展为10248位,四、RAM 芯片举例,片 选,输出使能,写入控制,5.4 顺序脉冲发生器、三态逻辑和微机总线接口,5.4.1 顺序脉冲发生器,顺序脉冲,分类,计数型,移位型,一、计数型顺序脉冲发生器,(一)由四进制计数器(JK 触发器)和译码器构成,CP,Q0,Q1,Y0,Y1,Y2,Y3,(二)由 D 触发器和译码器构成,结果与前同,防止竞争冒险,二、移动位型顺序脉冲发生器,状态图同环型计数器，能自启动，只有 4 个有效状态，但不需译码器。,(一)由环型计数器构成,(二

35、)由扭环型计数器构成（略）,三、用 MSI 构成顺序脉冲发生器,三位二进制计数,译码,缓冲寄存,5.4.2 三态逻辑和微机总线接口,一、总线结构,总线是多条数据线、或地址线控制信号线的简化画法。,(一)总线表示方法,(二)设备性质与总线,(三)常用器件与总线的连接,1.两个以上TTL(CMOS)器件输出端不能与同一根总线连接;,2.OC门和 OD门 可以输出端并联(线)后连接总线;,3.三态逻辑器件的输出端可以连接同一根总线;,二、三态器件和总线设计,(一)三态器件,三态:高电平、低电平、高阻态,三态缓冲器的逻辑符号,曾用,国标,美国,原码输出高电平使能,原码输出低电平使能,反码输出高电平使能

36、,反码输出低电平使能,(二)总线设计,例 1 利用译码器实现 8 个数据共享一根总线,000,100,010,110,001,101,011,111,100,例 2 典型微型计算机总线电路,00,11,例 3 两总线间数据双向传送电路,CC4034：带有总线结构的通用寄存器,高阻态,A 组数据选通,传输方向控制,异步同步控制,1/0,并行串行控制,0/1,串行数据输入,01,5.5 可编程时序逻辑电路,5.5.1 可编程计数器,一、可编程同步加法计数器,若 N=11,0011,1,0,0,1,二、可编程同步减法计数器,利用集成减法或可逆计数器的预置数功能实现。,如二进制减法计数器 CC1452

37、6：,异步清零异步置数,CF 级联反馈输入,(一)N 16,计数容量=N+1,N=D3D2D1D0,状态图:,D3D2D1D0 0,(二)N 16,1,级联原则:,1.最高一级的 CF 接 1；,2.BO接低一级的CF；,3.低一级的Q3接高一级的CP；,4.最低一级的BO接本级的EN；,5.其余各级的 EN=0；,6.各级的CR接在一起、LD 接在一起由 S 控制。,CR,N0,工作原理:,N1,1.将预置数送入计数器，使 N=N0+16N1；,2.因 CF0=B1=0，一直按减法规律计数；,3.当高一级减至0，CF0=B1=1，待低一级也减至0，EN=B0=0，禁止CP 输入，计数完成。,

38、5.5.2 可编程逻辑器件(PLD),(Programmable Logic Device),一、PLD的基本结构和分类,(一)基本结构,PLD的输入缓冲电路,(一)分类,1.按可编程情况分,(1)PROM,可编程只读存储器,I2 I1 I0,O2 O1 O 0,与阵列(固定),或阵列(可编程),缺点：只能实现标准 与或式 芯片面积大 利用率低,不经济,用途：存储器 函数表 显示译码电路,(Programmable Read Only Memory）,(2)PLA,可编程逻辑阵列,与阵列(可编程),或阵列(可编程),优点：与阵列、或阵列 都可编程 能实现最简与或式,缺点：价格较高 门的利用率不

39、高,(Programmable Logic Array),(3)PAL,可编程阵列逻辑,与阵列(可编程),或阵列(固定),优点：速度高 价格低 采用编程器现场 编程,缺点：输出方式固定 一次编程,(Programmable Array Logic),(4)GAL,通用阵列逻辑,与阵列(可编程),或阵列(固定),优点：具有 PAL 的功能 采用逻辑宏单元 使输出自行组态 功能更强，使用 灵活，应用广泛,(Generic Array Logic),2.按可编程和改写方法分,3.按组合、时序分,组合型 PAL,组合电路,PROM、PLA,时序电路,时序型 PAL,GAL,(也可实现组合电路),二、P

40、LD的基本原理,PROM的原理已在第三章介绍，不赘述,(一)PAL的基本原理,1.基本门阵列结构,输 入 项,第一乘积项控制三态输出,可编程与阵列,固定或门,2.PAL的异步I/O输出结构,3.PAL的寄存器输出结构,D 触发器的输出端引入反馈,能实现计数、移位等。,1.组合型,(PAL 16L8),输入变量：I1 I10，IO2 IO7,输出变量：O1、IO2 IO7、O8,2.时序型,CP 控制 6个D 触发器接受相应或门输出Q 经缓冲反馈回与阵列，实现寄存功能。,(二)GAL的基本原理,在PAL结构的基础上，采用输出逻辑宏单元结构构成GAL。,输出逻辑宏单元(OLMC Out Logic

41、 Cell),OLMC 有 5 种不同的输出组态 5种输出组态由结构控制字来决定 通过编程对GAL芯片内部的结构控制字寄存器 进行设置,1.输出逻辑宏单元 OLMC,接与阵列,两个2选1数据选择器,两个4选1数据选择器,乘积项数据选择器,输出数据选择器,三态数据选择器,反馈数据选择器,反馈,2.FMUX的输出与三个结构控制字的关系,3.OLMC 的输出组态,4.GAL的主要特点,(1)通用性强,每一个OLMC均可组态成组合或时序电路,输入引脚不够时可将OLMC组合成输入端,可构成较复杂的时序电路,(2)100%可编程,可重复擦写上百次甚至万次,PAL为一次编程,(3)100%可测试,(4)隐含成本低,与原始成本大致相同,5.几种常见的GAL器件,三、高密度可编程逻辑器件HDPLD（略）,四、PLD编程（略）,