计算机组成原理(存储器).ppt

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1、计算机组成原理,主讲：颜俊华存储子系统,存储子系统,主要知识点：掌握存储器的分类、存储系统的层次结构掌握存储单元、存储容量、地址线、数据线的关系 3.掌握用半导体存储芯片组成主存储器的方法了解辅助存储器的工作原理 5.掌握ache和虚拟存储器的工作原理,重点：半导体存储器，存储系统的层次结构、各类存储器的特点、主存储器的组织方法（与CPU的连接方法），cache，虚拟存储器,难点：主存储器的组织方法，ache、虚拟存储器的工作原理,存储系统层次结构,三级存储体系存储系统：容量大、速度快、成本低,CPU,Cache,主存,外存,对某类存储器而言，这些要求往往是相互矛盾的，如容量大，速度不能很快；

2、速度快，成本不可能低；因此，在一个存储系统常采用几种不同的存储器，构成多级存储体系，满足系统的要求。,主存储器（内存）辅助存储器（外存）高速缓冲存储器Cache,存储系统层次结构,主要存放CPU当前使用的程序和数据。,速度快,容量有限,存放大量的后备程序和数据。,速度较慢,容量大,存放CPU在当前一小段时间内多次使用的程序和数据。,速度很快,容量小,物理存储器和虚拟存储器主存-外存层次：增大容量CPU 主存 外存：为虚拟存储器提供条件虚拟存储器：将主存空间与部分外存空间组成逻辑地址空间用户使用逻辑地址空间编程，操作系统进行有关程序调度、存储空间分配、地址转换等工作,存储系统层次结构,存储器分类

3、,按存储机制分类半导体存储器静态存储器：利用双稳态触发器存储信息动态存储器：依靠电容存储电荷存储信息磁表面存储器：利用磁层上不同方向的磁化区域表示信息，容量大，非破坏性读出，长期保存信息，速度慢。光盘存储器利用光斑的有无表示信息,存储器分类,按存取方式分类随机存取存储器随机存取：可按地址访问存储器中的任一单元，访问时间与地址单元无关,RAM:,MROM：,可读可写,ROM:,只读不写,PROM：,用户不能编程,用户可一次编程,EPROM：,用户可多次编程,EEPROM：,用户可多次编程,SRAM:,DRAM:,存储器分类,顺序存取存储器（SAM）访问时按读/写部件顺序查找目标地址，访问时间与数

4、据位置有关,等待操作,平均等待时间,读/写操作,两步操作,速度指标,（ms）,数据传输率,（字节/秒）,存取周期或读/写周期,（ns）,速度指标：,时钟周期的若干倍,作主存、高速缓存。,存储器分类,直接存取存储器（DM）访问时读/写部件先直接指向一个小区域，再在该区域内顺序查找。访问时间与数据位置有关,三步操作,定位（寻道）操作,等待（旋转）操作,读/写操作,速度指标,平均定位（平均寻道）时间,平均等待（平均旋转）时间,数据传输率,（位/秒）,存储器分类,相联存储器：是一种特殊存储器，是基于数据内容进行访问的存储设备。写入数据时CAM能自动选择一个未用空单元进行存储。读取数据时CAM用所给数据

5、同时对所有存储单元中的数据进行比较标记符合条件的数据。比较是同时进行的，所以读取速度比基于地址进行读写的速度快。,主存储器分类,随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常情况下只读、断电不丢失,随机存取存储器,RAM（radom access memry，随机存取存储器）要求元件有如下记忆特性：有两种稳定状态；在外部信号的激励下，两种稳定状态能进行无限次相互转换；在外部信号激励下，能读出两种稳定状态；可靠地存储。半导体RAM元件可以分为两大类：SRAM：是利用开关特性进行记忆，只要电源有电，它总能保持两个稳定状态中的一个状态。DRAM：除要电源有电外，还必须动态地每隔一定的

6、时间间隔对它进行一次刷新，否则信息就会丢失。,只读存储器,掩模型只读存储器MROM可编程只读存储器PROM可重编程只读存储器EPROM电擦除可编程只读存储器EEPROM闪速存储器flash,1.掩模型只读存储器MROM 以有无元器件表示0和1，MROM芯片出厂时，已经写入信息，不能改写 用于需要量大且不需要改写的场合,只读存储器,2.可编程只读存储器PROM PROM芯片出厂时，内容为全1，用户可用专用PROM写入器将信息写入，一旦写入不能改写（即只能写入一次）,所以又称一次型可编程只读存储器。,熔丝型PROM,只读存储器,3.EPROM：可擦除可编程ROM UVEPROM（ultraviol

7、et erasable programmable ROM）紫外线擦除（有一石英窗口，改写时要将其置于一定波长的紫外线灯下，照射一定时间全部擦除，时间长大约1025分钟）EPROM存在两个问题:A.用紫外线灯的擦除时间长.B.只能整片擦除,不能改写个别单元或个别位,只读存储器,4.电可擦除只读存储器EEPROM（electronically EPROM)可在联机情况下，通过专用写入器加高压擦除可多次，支持数据块擦除5.闪速存储器(Flash E2PROM)又称快擦存储器是在EEPROM基础上发展起来的新型电可擦可编程的非易失性存储器 特点：高密度/非易失性/读/在线改写;兼有RAM和 ROM的特

8、点,可代替软盘和硬盘。擦写次数可达10万次以上。读取时间小于10ns。,存储器性能指标,存取时间TA（Memory Access Time）：是存储器收到读或写的地址到从存储器读出（写入）信息所需的时间存取周期TM（Memory Circle Time）：指连续启动二次独立的存储器操作（例连续2次读）所需间隔的最小时间.一般TM TA,存储器性能指标,存取宽度（W）:也称存取总线宽度,一次访问可存取的数据位数或字节数.存储器带宽:也叫数据传输率,每秒从存储器读取信息量,常用字节/秒表示。,带宽BM:指每秒访问二进制位的数目。BM=W/TM若TM=500ns,W=16位,BM=16/0.5=32

9、Mbps则要提高BM:使TM 使W 增加存储体,存储器性能指标,容量：指计算机存储信息的能力,即最大的二进制信息量，以b或B表示信息的可靠保存性、非易失性、可更换性有源存储器：例半导体存储器靠电源才能存信息无源存储器：磁盘、磁带等辅存中的信息关电后不丢失非易失性：掉电时，信息不会丢失结论：评价存储器的三个基本指标：C(Capacity)+C(Cost)+A(Access Speed),主存储器的组成,半导体存储器结构,存储体存储器芯片的主要部分，用来存储信息 地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元 片选和读写控制逻辑选中存储芯片，控制读写操作,存储体,每个存储单元具有一个

10、唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据芯片存储容量与地址、数据线个数有关：芯片的存储容量2MN 存储单元数存储单元的位数 M：芯片的地址线根数 N：芯片的数据线根数,存储体,23,单元地址,00000001.XXXX,存储单元,存储元,存储容量,存储体,地址线：决定了存储器的存储容量数据线：一次访问存储器所得到数据位数,地址译码电路,1、译码器（decoder）：将每个输入的二进制代码译成对应的输出高、低电平信号,地址译码电路,25,译码输出高电平有效,译码输出低电平有效,1、译码器（decoder）：,地址译码电路,2-4译码器,Y0Y1Y2Y3,A1A0EN,引脚功

11、能图,1、译码器（decoder）：,地址译码结构,单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构,片选和读写控制逻辑,片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线,主存储器组织,主存储器组织涉及的问题主要有：M的逻辑设计动态M的刷新主存与CPU的连接主存的校验,主存储器组织,主存储器设计的一般原则存储器与CPU的连接：数据线、地址线、控制线的连接驱动能力存储芯片类型选择存储芯片与CPU的时序配合存储器的地址分配和片选译码行选信号和列选信

12、号的产生,主存储器组织,存储芯片的数据线 存储芯片的地址线 存储芯片的片选端 存储芯片的读写控制线,位扩展法数据线的连接 字扩展法地址线的连接 字位同时扩展法,主存储器组织,一、位扩展方式 当芯片的容量和主存容量相同，而位数不足时，就要对位数进行扩展，称为位扩展 位扩展法的要点：“位的并联”：各芯片的数据线与CPU数据线的各对应位拼接 各芯片的片选线应连在一起，合用一个片选信号。,33,例1：用8片8K*1的芯片组成一个 8K*8的存储器,位扩展法组成的 1K*16 的存储器,例2：用4片1K*4的2114芯片组成一个 1K*16的存储器。,主存储器组织,2、字扩展方式 当芯片字长与主存相同，

13、而容量不足时，就需要用几片存储器芯片组成组成容量较大的存储器，称为字扩展。字扩展法的要点：各芯片的数据线与CPU数据线的各对应位串接在一起 各芯片的片选线要分开，分别与CPU地址总线的高位地址译码后的片选信号相连,例3：用Intel2114（1K*4）芯片，组成4K*4的存储器。1、计算分析：2114的规格为1K*4，芯片地址线10条(A9A0)，数据线4条 需4片2114，系统地址线12条(A11A10为片选线)，数据线4条,A11A10A9A8A7A6A5A4A3A2A1A0 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 1

14、 1 1 1,000-3FF 1K,400-7FF 1K,800-BFF 1K,C00-FFF 1K,2、片选及地址分析：,字扩展法组成的4K*4 的存储器,例4：用16K8位的芯片采用字扩展法组成64K8位的存储器连接图。分析：要使用4块芯片4块芯片的数据端与数据总线D0D7相连;地址总线低位地址A0A13与各芯片的14位地址端相连;两位高位地址A14，A15经译码器和4个片选端相连,字扩展法组成64K8存储空间,主存储器组织,主存储器逻辑设计 需解决：芯片的选用地址分配与片选逻辑 信号线的连接例5：用2114（1K4）SRAM芯片组成容量为4K8的存储器。地址总线A15A0,双向数据总线

15、D7D0,读/写信号线R/W。给出芯片地址分配和片选逻辑，并画出M框图,主存储器组织,计算芯片数先扩展位数再扩展单元数先扩展单元数，再扩展位数,2片1K4,1K8,4组1K8,4K8,8片,4片1K4,4K4,2组4K4,4K8,8片,主存储器组织,地址分配与片选逻辑,存储器寻址逻辑,芯片内的寻址系统(二级译码),芯片外的地址分配与片选逻辑,为芯片分配哪几位地址，以便寻找片内的存储单元,由哪几位地址形成芯片选择逻辑，以便寻找芯片,存储空间分配：,4KB存储器在16位地址空间（64KB）中占据任意连续区间。,需12位地址寻址：,4KB,A15A12A11A10A9A0,A11A0,0 0 0 0

16、,任意值,0 0 1 1,0 1 1 1,1 0 1 1,0 1 0 0,1 0 0 0,1 1 0 0,1 1 1 1,片选,芯片地址,低位地址分配给芯片，高位地址形成片选逻辑。,芯片 芯片地址 片选信号 片选逻辑,1K,1K,1K,1K,A9A0,A9A0,A9A0,A9A0,CS0,CS1,CS2,CS3,A11A10,A11A10,A11A10,A11A10,连接方式,（1）扩展位数,4,4,10,4,A9A0,（2）扩展单元数,（3）连接控制线,形成片选逻辑电路,已知RAM芯片和地址译码器的引脚如图所示，试回答如下问题：（1）若要求构成一个8K8的RAM 存储器，需几片这样的芯片？设

17、RAM存储器占用起始地址为E1000H的连续地址空间，若采用全地址译码方式译码，试画出存储器系统与CPU电路连接图。（2）试写出每块RAM芯片的地址空间。,主存储器组织,主存储器组织,作业：设计一半导体存储器，其中ROM区4KB，选用ROM芯片（4K4位/片）；RAM区3KB，选用RAM芯片（2KB/片和1K4位/片）。地址总线A15A0，双向数据总线D7D0，读/写线R/W。要求：给出芯片地址分配和片选逻辑式画出该M逻辑框图（各芯片信号线的连接以及片选逻辑电路，片选信号低电平有效）,作业：用8K*8位的ROM芯片和8K*4的RAM芯片组成存储器，按字节编址，期中RAM的地址为2000H7FF

18、FH，ROM的地址为C000HFFFFH。要求：计算各自需要多少个芯片？画出该存储器设计框图以及与CPU的连接。（用译码器进行片选译码）计算每个芯片的地址范围。,主存储器组织,主存储器组织,动态M的刷新刷新定义和原因定义：定期向电容补充电荷原因：动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。注意刷新和重写的区别,主存储器组织,动态M的刷新最大刷新间隔：在此期间，必须对所有动态单元刷新一遍刷新方法各动态芯片可同时刷新，片内按行刷新刷新一行所用的时间 刷新周期（存取周期）刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定,主存储器组织,

19、对主存的访问,由CPU提供行、列地址，随机访问。,CPU访存：,动态芯片刷新：,由刷新地址计数器提供行地址，定时刷新。,主存储器组织,刷新周期的安排方式（刷新方式）集中刷新分散刷新,2ms内集中安排所有刷新周期。,死区,用在实时要求不高的场合。,2ms,50ns,各刷新周期分散安排在存取周期中。,100ns,用在低速系统中。,主存储器组织,异步刷新,2ms,例.,各刷新周期分散安排在2ms内。,用在大多数计算机中。,每隔一段时间刷新一行。,128行,15.6 微秒,每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。,15.6 微秒,15.6 微秒,15.6 微秒,刷新请求,刷新请

20、求,（DMA请求）,（DMA请求）,主存储器校验,码距的概念码距定义：一种编码体制中，各组合法代码间的不同位数称距离，其最小距离为该编码的码距。码距作用：衡量一种编码查错与纠错的能力。查错与纠错的基本出发点约定某种规律，作为检测依据增大码距，从信息量上提供指错的可能,有效信息位+校验位,校验码,译码检测,主存储器校验,奇偶校验有效信息位+1位校验位 校验码检测依据（编码规则）：约定校验码中1的个数为奇数/偶数,如：偶校验,码距d=2,1011001,0,1011011,1,通过统计校验码中1的个数是否为偶数来查错。,可检测一位错，,不能纠错。,用于主存校验。,主存储器校验,海明校验码检测依据：

21、多重奇偶校验,代码分组,各组进行奇偶校验,形成多位,指误字,=全0 无错,全0 有错,指误字状态对应出错位序号，将出错位变反纠错。,主存储器校验,循环冗余校验码约定规律：校验码能被某代码除尽编码方法,设有效信息为A，约定代码为G。,A,余数,校验码,G,=Q+,R,G,A-R,G,=Q,例.有效信息A=1100，约定代码G=1011,将有效信息与余数拼在一起形成校验码,主存储器校验,A左移r位（r=3）：1100000求余数形成校验码,有效信息位数,K：,r：,n：,余数位数,校验码位数,1100000,1011,=1110+,010,1011,余数,主存储器校验,译码与纠错,K=4,（7，4）码,n=7,1100000+010=1100010,约定代码,循环校验码,余数为0，无错,余数非0，有错,不同余数对应不同出错数位,生成多项式,主存储器校验,生成多项式,利用余数循环的特点，将出错位移至校验码最高位，变反纠错。,满足三个条件,不同出错位对应不同余数。,余数循环。,可查表获得生成多项式,出错，余数不为0。,