第9章触发器及时序逻辑电路ppt课件.ppt
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1、,第九章 触发器及时序逻辑电路,第九章 触发器及时序逻辑电路,第一节 双稳态触发器,第二节 时序逻辑电路,第三节 脉冲的产生与整形,第四节 555定时器及其应用,第九章 触发器及时序逻辑电路,第一节 双稳态触发器,一、RS 触发器,三、D 触发器,二、JK 触发器,四、T 触发器,第九章 触发器及时序逻辑电路,1基本RS触发器,两个与非门交叉连接构成基本RS触发器,逻辑符号:,结构:,置位端,复位端,一、RS 触发器,第九章 触发器及时序逻辑电路,触发器置1,触发器置0,保持原状态,在此基础上若两个输入信号同时回到1后,则触发器恢复到“0”状态还是“1”状态无法预测,这是非正常的情况,是工作中
2、要避免的。,违背互补原则,逻辑功能:,与非门的逻辑关系:有0得1全1为0,第九章 触发器及时序逻辑电路,约束条件,特性方程,逻辑功能:,第九章 触发器及时序逻辑电路,输入输出波形:,动作特点:“一触即发”。,第九章 触发器及时序逻辑电路,2同步RS触发器,逻辑符号,结构,置位端,复位端,控制端,第九章 触发器及时序逻辑电路,逻辑功能:,控制信号CP=0:与非门G3、G4的输出恒为1;基本RS触发器输入全1,输出保持原来状态不变;,控制信号CP=1:基本RS触发器输入与S、R有关,输入信号才能触发基本RS触发器,使输出状态作相应的转换。,第九章 触发器及时序逻辑电路,逻辑功能:,约束条件,特性方
3、程,第九章 触发器及时序逻辑电路,CP=1期间触发;有约束条件,即不允许R 和S 同时等于1;存在空翻现象。,动作特点:,第九章 触发器及时序逻辑电路,逻辑符号,结构,控制端,二、JK 触发器,第九章 触发器及时序逻辑电路,逻辑功能:,在CP 的上升沿到来时,主触发器动作,在CP 的下降沿到来时,从触发器动作。,两个触发器都是同步RS触发器,会在时钟脉冲高电平期间动作。而CP通过一个非门给两个触发器提供时钟脉冲。,第九章 触发器及时序逻辑电路,逻辑功能:,无约束条件,特性方程,第九章 触发器及时序逻辑电路,动作特点:,在时钟脉冲下降沿触发;不需要输入信号满足约束条件;不会出现空翻现象。,第九章
4、 触发器及时序逻辑电路,输入输出波形:,第九章 触发器及时序逻辑电路,逻辑符号,结构,边沿触发器通常采用维持阻塞结构,又称维持阻塞触发器。,三、D 触发器,第九章 触发器及时序逻辑电路,触发器输入信号的上升沿前接收输入信号,在上升沿触发,利用内部的维持和阻塞线,使上升沿后即被封锁,没有约束条件,没有空翻现象产生,有很强的抗干扰能力。,第九章 触发器及时序逻辑电路,逻辑功能:,在时钟脉冲的上升沿动作特性方程:Qn+1D。,特性方程,在时钟脉冲的控制下,根据输入信号T 取值的不同,具有保持和翻转功能的电路,叫做 T 触发器。,第九章 触发器及时序逻辑电路,四、T 触发器,第九章 触发器及时序逻辑电
5、路,第二节 时序逻辑电路,二、移位寄存器,一、数码寄存器,三、二进制计数器,四、十进制计数器,结构,四个基本RS触发器八个与非门,并行输入并行输出方式,输入输出方式,第九章 触发器及时序逻辑电路,一、数码寄存器,数据输入端,输出端,第九章 触发器及时序逻辑电路,清零指令为负脉冲,这个指令的到来,可使四个基本 RS 触发器复位,并通过与非门及四个非门将寄存器的输出端置0。在清零时寄存指令应处于无效的低电平。,清零:,0 0 0 0,0 0 0 0,1 1 1 1,第九章 触发器及时序逻辑电路,0 0 0 0,寄存指令为加在寄存端的正脉冲。在寄存指令正脉冲到来之前(低电平),G1G4的输出全为1。
6、由于经过清零,触发器F0F3全处于0态。当寄存指令来到时(高电平),G1、G2、G4输出为0,使F0、F1、F3置1;G3输出仍为1,F2的状态不变仍为0,数码寄存完毕。,寄存:,1 0 1 1,1 0 1 1,0 0 0 0,1 1 1 1,第九章 触发器及时序逻辑电路,取出指令为加在取出端的正脉冲,在其到来之前(低电平),“与非”门G5G8输出为1,经“非”门反相后,输出端Q3Q2Q1Q0=0000;若要取出时,给取出指令(高电平),由于F0F3输出端存有数据1011,“与非”门G5、G6、G8输出为0,G7输出仍为1,经“非”门反相后,输出端Q3Q2Q1Q0=1011。,取出:,1 0
7、1 1,1 0 1 1,1 0 1 1,0 1 0 0,第九章 触发器及时序逻辑电路,二、移位寄存器,由JK 触发器组成的四位移位寄存器,四位左移寄存器。此移位寄存器属于串行输入-串/并行输出左移寄存器。F0接成D触发器,数码由D端输入。,由JK 触发器组成,第九章 触发器及时序逻辑电路,F0接成D触发器,数码由D端输入。将寄存的二进制数按移位脉冲的工作节拍从高位到低位依次串行送进D端。移位一次,存入一个新数码,直到第四个脉冲的下降沿到来后,存数结束。这时,可以从四个触发器的Q 端并行输出数码。如果再经过四个移位脉冲,则所存的数码也可逐位从Q3端由高位到低位串行输出。,工作原理:,第九章 触发
8、器及时序逻辑电路,第九章 触发器及时序逻辑电路,由维持阻塞型D 触发器组成的四位移位寄存器,二、移位寄存器,由D 触发器组成,既可并行输入/串行输出,又可以串行输入/串行输出。清零指令为加在清零端的负脉冲,寄存指令为加在寄存端的正脉冲。,第九章 触发器及时序逻辑电路,三、二进制计数器,二进制加法的运算法则是:0加1得1,1加1得0并向高位进1(即逢二进一得10)。构成二进制加法计数器的各触发器应满足条件:每输入一个脉冲,触发器应翻转一次;当低位触发器由1状态变为0状态时,应输出一个进位信号加到高位触发器的计数输入端。,3.同步二进制计数器,1.异步二进制加法计数器,2.异步二进制减法计数器,第
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