有限状态机设计.ppt

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1、EDA技术实用教程,第9章 有限状态机设计,设计实例,在时分通信系统中，设计一个巴克码识别器，当串行数据流中出现1110010（七位巴克码）时，输出识别信号，保证时分通信系统中的帧同步。,设计要求,状态分析：,根据设计要求，电路输入端S_IN输入为随机串行数据流，七位巴克码组为1110010，为此可以选择S0，S1，S2，S3，S4，S5，S6共七个状态。当电路处于状态S6时如果接收到的数据流出现一个0时状态转向S0，同时FD输出为1，通信系统同步单元通过信号FD提取帧同步信号。,原始状态图,原始状态表：,简化后状态表：,简化后状态图,程序代码：LIBRARY IEEE;USE IEEE.ST

2、D_LOGIC_1164.ALL;ENTITY CHK2 ISPORT(CLK,RESET:IN STD_LOGIC;S_IN:IN STD_LOGIC;FD:OUT STD_LOGIC);END CHK2;ARCHITECTURE a OF CHK2 ISTYPE STATE_TYPE IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL state:STATE_TYPE;BEGINPROCESS(CLK,RESET)BEGINIF RESET=1 THENstate FD FD=0;IF S_IN=1 THENstate=S2;ELSE STATE=S0;END IF;接下页,接

3、上页 WHEN S2=FD FD FD FD IF S_IN=0 THENstate=S0;FD=1;ELSE STATE=S2;END IF;END CASE;END IF;END PROCESS;END a;,9.1 一般有限状态机的设计,9.1.1 用户自定义数据类型定义语句,TYPE语句用法如下：TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型;或TYPE 数据类型名 IS 数据类型定义;,以下列出了两种不同的定义方式：TYPE st1 IS ARRAY(0 TO 15)OF STD_LOGIC;TYPE week IS(sun，mon，tue，wed，thu，fri，sa

4、t);,9.1 一般有限状态机的设计,9.1.1 用户自定义数据类型定义语句,TYPE m_state IS(st0，st1，st2，st3，st4，st5);SIGNAL present_state，next_state:m_state;,布尔数据类型的定义语句是：TYPE BOOLEAN IS（FALSE，TRUE）；,TYPE my_logic IS(1，Z，U，0);SIGNAL s1:my_logic;s1=Z;,9.1 一般有限状态机的设计,9.1.1 用户自定义数据类型定义语句,子类型SUBTYPE的语句格式如下：SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围

5、;,SUBTYPE digits IS INTEGER RANGE 0 to 9;,9.1.2 为什么要使用状态机,9.1 一般有限状态机的设计,有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。,状态机的结构模式相对简单。,状态机容易构成性能良好的同步时序逻辑模块。,状态机的VHDL表述丰富多样。,在高速运算和控制方面，状态机更有其巨大的优势。,就可靠性而言，状态机的优势也是十分明显的。,9.1.3 一般有限状态机的设计,9.1 一般有限状态机的设计,1.说明部分,2.主控时序进程,图9-1 一般状态机结构框图工作示意图,ARCHITECTURE.IS TYPE FSM_ST IS(s

6、0，s1，s2，s3);SIGNAL current_state,next_state:FSM_ST;.,3.主控组合进程,9.1.3 一般有限状态机的设计,控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（next_state）的取向，即next_state的取值内容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。,4.辅助进程,【例9-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT(

7、clk,reset:IN STD_LOGIC;state_inputs:IN STD_LOGIC_VECTOR(0 TO 1);comb_outputs:OUT INTEGER RANGE 0 TO 15);END s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS(s0,s1,s2,s3);SIGNAL current_state,next_state:FSM_ST;BEGIN REG:PROCESS(reset,clk)BEGIN IF reset=1 THEN current_state=s0;ELSIF clk=1 AN

8、D clkEVENT THEN current_state=next_state;END IF;END PROCESS;COM:PROCESS(current_state,state_Inputs)接下页,9.1.3 一般有限状态机的设计,BEGIN CASE current_state IS WHEN s0=comb_outputs comb_outputs comb_outputs comb_outputs=14;IF state_inputs=11 THEN next_state=s3;ELSE next_state=s0;END IF;END case;END PROCESS;END

9、behv;,接上页,图9-2 例9-1状态机的工作时序图,9.1.3 一般有限状态机的设计,4.辅助进程,用VHDL设计状态机,AD574A采样控制状态机,VHDL综合器易于优化,易构成性能良好的时序逻辑模块,结构模式简单、层次分明、易读易懂、易排错,运行模式类似于CPU，易于进行顺序控制,利用同步时序和全局时钟线可实现高速FSM,高可靠性，非法状态易控制,为什么要使用状态机？,9.2 Moore型有限状态机的设计,9.2.1 三进程有限状态机,CECS RC K12/8 A0工 作 状 态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效1

10、0100高8位并行输出有效10101低4位加上尾随4个0有效,表9-1 AD574逻辑控制真值表（X表示任意）,9.2.1 三进程有限状态机,图9-3 AD574工作时序,9.2.1 三进程有限状态机,图9-4 AD574工作时序,9.2.1 三进程有限状态机,图9-5 采样状态机结构框图,【例9-2】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD574 IS PORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0);CLK,STATUS:IN STD_LOGIC;-状态机时钟CLK，AD574状态信号STATUS L

11、OCK0:OUT STD_LOGIC;-内部锁存信号LOCK的测试信号 CS,A0,RC,K12X8:OUT STD_LOGIC;-AD574控制信号 Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);-锁存数据输出END AD574;ARCHITECTURE behav OF AD574 ISTYPE states IS(st0,st1,st2,st3,st4);SIGNAL current_state,next_state:states:=st0;SIGNAL REGL:STD_LOGIC_VECTOR(11 DOWNTO 0);SIGNAL LOCK:STD_LOG

12、IC;BEGIN K12X8=1;LOCK0=LOCK;COM1:PROCESS(current_state,STATUS)-决定转换状态的进程 接下页,9.2.1 三进程有限状态机,BEGIN CASE current_state IS WHEN st0=next_state next_state IF(STATUS=1)THEN next_state next_state next_state next_state CS CS CS CS CSCS=1;A0=1;RC=1;LOCK=0;-其它情况返回初始态 接下页,接上页,END CASE;END PROCESS COM2;REG:PRO

13、CESS(CLK)-时序进程 BEGIN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;LATCH1:PROCESS(LOCK)-数据锁存器进程 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL=D;END IF;END PROCESS;Q=REGL;END behav;,接上页,9.2.1 三进程有限状态机,图9-6 AD574采样状态机工作时序,9.2.1 三进程有限状态机,【例9-3】COM:PROCESS(current_state,STATUS)BEG

14、IN CASE current_state IS WHEN st0=next_state next_state IF(STATUS=1)THEN next_state next_state next_state next_state=st0;END CASE;END PROCESS COM;,PROCESSREG时序进程,PROCESSCOM组合进程,PROCESSLATCH锁存器,current_state,next_state,LOCK,状态机FSM,FPGA/CPLD,CLK,CS A0 RC K12/8 STATUSD11.0,AD574,Q11.0,模拟信号输入,采样数据输出,LIB

15、RARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD574 IS PORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0);CLK,STATUS:IN STD_LOGIC;CS,A0,RC,K12X8:OUT STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END AD574;ARCHITECTURE behav OF AD574 ISTYPE states IS(st0,st1,st2,st3,st4);SIGNAL current_state,next_state:states;SI

16、GNAL REGL:STD_LOGIC_VECTOR(11 DOWNTO 0);SIGNAL LOCK:STD_LOGIC;BEGIN COM:PROCESS(current_state,STATUS)BEGIN CASE current_state IS WHEN st0=CS CS CS=0;A0=0;RC=0;LOCK=0;IF(STATUS=1)THEN next_state=st2;ELSE next_state=st3;,END IF;WHEN st3=CS CS next_state=st0;END CASE;END PROCESS COM;REG：PROCESS(CLK)BEG

17、IN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;LATCH：PROCESS(LOCK)BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL=D;END IF;END PROCESS;Q=REGL;END behav;K12X8=1;,状态机VHDL源程序,状态机RTL电路图,状态机工作时序图,状态2：等待,9.2.2 单进程Moore型有限状态机,【例9-4】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOOR

18、E1 IS PORT(DATAIN:IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS(ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST:ST_TYPE;BEGIN PROCESS(CLK,RST)BEGIN IF RST=1 THEN C_ST=ST0;Q=0000;ELSIF CLKEVENT AND CLK=1 THEN 接下页,CA

19、SE C_ST IS WHEN ST0=IF DATAIN=10 THEN C_ST IF DATAIN=11 THEN C_ST IF DATAIN=01 THEN C_ST IF DATAIN=00 THEN C_ST IF DATAIN=11 THEN C_ST C_ST=ST0;END CASE;END IF;END PROCESS;END behav;,接上页,图9-7 例9-4状态机综合后的RTL电路模块图,9.2.2 单进程Moore型有限状态机,9.2.2 单进程Moore型有限状态机,图9-8 例9-4单进程状态机工作时序,9.2.2 单进程Moore型有限状态机,图9-9

20、对应于例9-4的2进程状态机工作时序图,9.3 Mealy型有限状态机的设计,【例9-5】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS TYPE states IS(st0,st1,st2,st3,st4);SIGNAL STX:states;BEGIN COMREG:PROCESS(CLK,RESET)

21、BEGIN-决定转换状态的进程 IF RESET=1 THEN STX=ST0;ELSIF CLKEVENT AND CLK=1 THEN,接下页,CASE STX IS WHEN st0=IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX STX IF DATAIN=1 THEN Q IF DATAIN=0 THEN Q IF DATAIN=1 THEN Q IF DATAIN=0 THEN Q=11011;ELSE Q=01001;E

22、ND IF;,WHEN st4=IF DATAIN=1 THEN Q Q=00000;END CASE;END PROCESS COM1;END behav;,接上页,图9-10 例9-5状态机工作时序图,【例9-6】MEALY2 LIBRARY IEEE;-MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 IS PORT(CLK,DATAIN,RESET:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF MEALY2 IS TYP

23、E states IS(st0,st1,st2,st3,st4);SIGNAL STX:states;SIGNAL Q1:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGIN COMREG:PROCESS(CLK,RESET)-决定转换状态的进程 BEGIN IF RESET=1 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX STX=st0;END CASE;,接下页,END IF;END PROC

24、ESS COMREG;COM1:PROCESS(STX,DATAIN,CLK)-输出控制信号的进程 VARIABLE Q2:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGIN CASE STX IS WHEN st0=IF DATAIN=1 THEN Q2:=10000;ELSE Q2:=01010;END IF;WHEN st1=IF DATAIN=0 THEN Q2:=10111;ELSE Q2:=10100;END IF;WHEN st2=IF DATAIN=1 THEN Q2:=10101;ELSE Q2:=10011;END IF;WHEN st3=IF DATAI

25、N=0 THEN Q2:=11011;ELSE Q2:=01001;END IF;WHEN st4=IF DATAIN=1 THEN Q2:=11101;ELSE Q2:=01101;END IF;WHEN OTHERS=Q2:=00000;END CASE;,接下页,IF CLKEVENT AND CLK=1 THEN Q1=Q2;END IF;END PROCESS COM1;Q=Q1;END behav;,接上页,图9-11 例9-6状态机工作时序图,9.4 状态编码,9.4.1 状态位直接输出型编码,表7-2 控制信号状态编码表,每一位的编码值都赋予了实际的控制功能，即：CS=curr

26、ent_state（4）；A0=current_state（3）；RC=current_state（2）；LOCK=current_state（1）。,【例9-7】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD574A IS PORT(D:IN STD_LOGIC_VECTOR(11 DOWNTO 0);CLK,STATUS:IN STD_LOGIC;OUT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END AD574A;ARCHITECTUR

27、E behav OF AD574A ISSIGNAL current_state,next_state:STD_LOGIC_VECTOR(4 DOWNTO 0);CONSTANT st0:STD_LOGIC_VECTOR(4 DOWNTO 0):=11100;CONSTANT st1:STD_LOGIC_VECTOR(4 DOWNTO 0):=00001;CONSTANT st2:STD_LOGIC_VECTOR(4 DOWNTO 0):=00000;CONSTANT st3:STD_LOGIC_VECTOR(4 DOWNTO 0):=00100;CONSTANT st4:STD_LOGIC_

28、VECTOR(4 DOWNTO 0):=00110;SIGNAL REGL:STD_LOGIC_VECTOR(11 DOWNTO 0);SIGNAL LK:STD_LOGIC;BEGIN COM1:PROCESS(current_state,STATUS)-决定转换状态的进程,接下页,BEGIN CASE current_state IS WHEN st0=next_state next_state IF(STATUS=1)THEN next_state next_state next_state next_state=st0;END CASE;OUT4=current_state(4 DOW

29、NTO 1);END PROCESS COM1;REG:PROCESS(CLK)-时序进程 BEGIN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;LK=current_state(1);LATCH1:PROCESS(LK)-数据锁存器进程 BEGIN IF LK=1 AND LKEVENT THEN REGL=D;,接下页,END IF;END PROCESS;Q=REGL;END behav;,接上页,图9-12 例9-7状态机工作时序图,9.4.2 顺序编码,表9-3 编码方式,【例

30、9-8】.SIGNAL CRURRENT_STATE,NEXT_STATE:STD_LOGIC_VECTOR(2 DOWNTO 0);CONSTANT ST0:STD_LOGIC_VECTOR(2 DOWNTO 0):=000;CONSTANT ST1:STD_LOGIC_VECTOR(2 DOWNTO 0):=001;CONSTANT ST2:STD_LOGIC_VECTOR(2 DOWNTO 0):=010;CONSTANT ST3:STD_LOGIC_VECTOR(2 DOWNTO 0):=011;CONSTANT ST4:STD_LOGIC_VECTOR(2 DOWNTO 0):=10

31、0;,9.4.3 一位热码编码（One-hot encoding）,图9-13 一位热码编码方式选择窗,状态机编码方式设置,9.5 状态机剩余状态处理,表9-4 剩余状态,【例9-9】.TYPE states IS(st0,st1,st2,st3，st4，st_ilg1，st_ilg2，st_ilg3);SIGNAL current_state,next_state:states;.COM：PROCESS(current_state,state_Inputs)-组合逻辑进程BEGIN CASE current_state IS-确定当前状态的状态值.WHEN OTHERS=next_state

32、=st0;END case;,【例9-10】.alarm=(st0 AND(st1 OR st2 OR st3 OR st4 OR st5)OR(st1 AND(st0 OR st2 OR st3 OR st4 OR st5)OR(st2 AND(st0 OR st1 OR st3 OR st4 OR st5)OR(st3 AND(st0 OR st1 OR st2 OR st4 OR st5)OR(st4 AND(st0 OR st1 OR st2 OR st3 OR st5)OR(st5 AND(st0 OR st1 OR st2 OR st3 OR st4);,状态机,实 验,（1）实验

33、目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。,实验9-1 用状态机实现序列检测器的设计,（2）实验原理：序列检测器的工作原理已在习题7-3中作了说明。,实 验,实验9-1 用状态机实现序列检测器的设计,（3）实验内容1：仔细完成习题7-3的全部内容，利用MAX+plusII对例7-11进行文本编辑输入、仿真测试并给出仿真波形，了解控制信号的时序，最后进行引脚锁定并完成硬件测试实验。,建议用键7（PIO11）控制复位信号CLR；键6（PIO9）控制状态机工作时钟CLK；待检测串行序列数输入DIN接PIO10（左移，最高位在前）；指示输出AB接PIO39PIO36（显示于数码管6

34、）。下载后：按实验板“系统复位”键；用键2和键1输入2位十六进制待测序列数“11100101”；按键7复位（平时数码6指示显“B”）；4、按键6(CLK)8次，这时若串行输入的8位二进制序列码（显示于数码2/1和发光管D8D0）与预置码“11100101”相同，则数码6应从原来的B变成A，表示序列检测正确，否则仍为B。,实 验,实验9-1 用状态机实现序列检测器的设计,（4）实验内容2：根据习题7-3中的习题要求3，提出的设计方案重复以上实验内容（将8位待检测预置数由键4/键3作为外部输入，从而可随时改变检测密码）。,（5）实验思考题：如果待检测预置数必须以右移方式进入序列检测器，写出该检测器

35、的VHDL代码（两进程符号化有限状态机），并提出测试该序列检测器的实验方案。,（6）实验报告：根据以上的实验内容写出实验报告，包括设计原理、程序设计、程序分析、仿真分析、硬件测试和详细实验过程。,实 验,实验9-2 用状态机对ADC0809的采样控制电路实现,（1）实验目的：学习用状态机对A/D转换器ADC0809的采样控制电路的实现。,（2）实验原理：ADC0809的采样控制原理已在习题7-6中作了详细说明。,（3）实验内容：利用MAX+plusII对例7-12进行文本编辑输入和仿真测试；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证例7-12电路对ADC0809的控制功能。,实 验,实

36、验9-2 用状态机对ADC0809的采样控制电路实现,测试步骤：根据附图1-12，建议引脚锁定为：START接PIO34，OE接PIO35，EOC接PIO8，ALE接PIO33，状态机时钟CLK接clock0（PIN2，可选“65536Hz”或更高），ADDA接PIO32（ADDB和ADDC都接GND），ADC0809的8位输出数据线接PIO23PIO16，锁存输出Q显示于数码8/数码7（PIO47PIO40），,设目标器件是EPF10K10，建议选择实验电路结构图NO.5（即结构图NO.5A，附图1-12，由该图可见，ADC0809的转换时钟CLK已经事先接有750KHz的频率），将实验系统

37、左下角选择插针处的“转换结束”和“A/D使能”用跳线幅短接。下载目标文件后，可用螺丝刀旋转实验系统左下角的电位器，以便为ADC0809提供变化的待测模拟信号，这时数码管8和7将显示ADC0809采样输出并被锁存的数字值（16进制）。,实验板中ADC0809电路原理图，注意与目标器件的连接方法,选择实验电路模式5！,根据此表锁定引脚,ADC0809,0809将0-5V输入模拟电压通过FPGA中的状态机转换输出为16进制数：“9D”,旋转此电位器可改变0809的输出,注意转换输出已改变为：7C,注意，此项实验必须将此2拨码向下拨，功能请参考使用说明。实验结束后，将它们向上拨回原位,实 验,实验9-

38、2 用状态机对ADC0809的采样控制电路实现,（4）实验思考题：在不改变原代码功能的条件下将例7-12表达成用状态码直接输出型的状态机。,（5）实验报告：根据以上的实验要求、实验内容和实验思考题写出实验报告。,实 验,实验9-3 含有FIFO存储器的A/D采样控制电路设计,（1）实验目的：掌握LPM模块VHDL元件定制、调用和使用方法；熟悉含有LPM模块的VHDL电路描述程序的设计、编译和硬件实验流程；了解HDL文本描述与原理图混合设计方法（注，本实验应在完成第8章的学习后进行）。,（2）实验原理：在第8、10小节中，对含有FIFO的A/D采样控制电路系统AD_FIFO的工作原理作了详细的说

39、明，并给出了它的原理图（图8-3）及其VHDL程序，（例8-25）。,（3）实验内容1：根据第8章第10节的电路原理描述和设计流程，A/D采样控制电路AD_FIFO进行系统设计和仿真测试，给出例8-25详细的采样/读数仿真波形。这里假设在采样周期中完成了10个点的采样操作，并已将所有数据写入FIFO中，而在读数周期中按FIFO的读写时序规律将所有写入的数据随着RD_EN时钟的输入，由Q7.0输出。分析它们的时序关系。,实 验,实验9-3 含有FIFO存储器的A/D采样控制电路设计,（4）实验内容2：硬件实验测试按照本章实验2给出的实验板设置方法进行。适当控制状态机工作时钟CLK的频率，0809

40、的模拟信号输入仍然使用电位器输出，其间，使一次采样周期中的采样点数不超过512个，然后通过键控进入FIFO读数周期，使数码管显示在采样过程中写入的数据。,（5）实验内容3：使用HDL文本描述与原理图混合设计方法设计AD_FIFO。首先利用MAX+plusII文本编辑器打开文件ADCINT：例7-12。如图7-16所示，选择File下拉菜单中的Create Default Symbol（生成默认元件符号）选项，如果原文件没有错误，即出现如图7-17所示界面，表示ADCINT元件成功生成，然后打开图形编辑器，分别从元件库中调入元件lpm_fifo、not反相器、多路选择器21mux和生成的元件AD

41、CINT。最后连接成如图8-3的原理图，此后的处理方式与第4章中介绍的方法和流程完全一致。,实 验,实验9-3 含有FIFO存储器的A/D采样控制电路设计,图9-16 选项使当前文件成为一个原理图元件入库,实 验,实验9-3 含有FIFO存储器的A/D采样控制电路设计,图9-17 ADCINT元件成功生成,实 验,实验9-3 含有FIFO存储器的A/D采样控制电路设计,（6）实验内容4：在原设计的基础上插入一个写入数排序计数器，以便在读出时可以显示任一数据的写入序号。此外利用FIFO写数溢出信号FULL作为一个控制信号，当写入的数据大于512时，禁止写入，即禁止CLK信号。完善例8-25，给出含有本实验要求的完整VHDL程序以及该程序的工作波形，然后进行硬件实验。,（7）附加实验内容：用第8、10节中用lpm_ram_dq模块定制的RAM1取代例8-25中的FIFO2，给出相应的VHDL设计。为了缩短数据写入时间，应该设计两个有限状态机，让它们分别完成A/D的采样和RAM的数据读写。,（8）实验思考题：假如不考虑ADC0809和目标器件的速度限制，设图8-3中CLK的频率是50MHz，问此时ADC0809的采样速率是多少（每秒采样点数）？,（9）实验报告：根据以上的要求完成实验报告。,