数字逻辑电路基础.PPT

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1、数字逻辑基础,复旦大学信息学院,教科书：陈光梦，数字逻辑基础，复旦大学出版社参考书：1、阎石，数字电子技术基础，高教出版社2、康华光，电子技术基础（数字部分），高教出版社3、（美）Stanley G.Burns Paul R.Bond，电子电路原理（下册）机械工业出版社4、数字逻辑基础学习指导与教学参考，陈光梦，王勇5、唐竞新，数字电子技术基础解题指南，清华大学出版社,前言,一、半导体与数字集成电路：1、1947年晶体管发明引起了电子学的一次革命，晶体管是约翰巴丁、沃尔特布雷登和威廉肖克莱共同发明，该发明促成了计算机、通信等方面的飞速发展。鉴于它的重要价值，这些人共同获得了1956年的诺贝尔物

2、理学奖。2、五十年代末，德克萨斯仪器公司的基尔白、仙童半导体公司的诺依斯等人研究实现了集成电路。以后集成度越来越高，出现了超大规模集成电路，这是电子学的又一次革命，也是近代科学技术发展的新的标志。,3、在通信、电子系统广泛应用推动下，集成工艺的尺寸不断缩小。按集成度分为：SSI（1-10门，逻辑门电路）、MSI（10100门，计数器、移位寄存器器）、LSI（1001000门，小型存储器、8位算术逻辑单元）、VLSI（1000100万门，大型存储器、微处理器）、ULSI（超过100万门，可编程逻辑器件、多功能集成电路）4、根据处理的是数字量还是模拟量，集成电路分成模拟电路与数字电路。5、数字电路

3、特点：信息表示形式统一、可靠性高、便于计算机处理、尺寸小价格低廉、可以大规模集成。7、数字电路分类：逻辑集成电路、存储器、各类ASIC,二、本课程主要内容简介：1、数字逻辑的基本理论：逻辑代数2、无记忆的逻辑电路：组合逻辑电路3、有记忆的逻辑电路：触发器及时序逻辑电路（同步和异步）4、数字系统和可编程逻辑器件：软件实验、后续课程学习,数字逻辑基础,第一章 逻辑代数基础,本章要求：掌握逻辑代数的基本公式和基 本定理掌握逻辑函数的化简方法,1.1 逻辑代数概述,逻辑代数的历史：爱尔兰数学家乔治布尔在1849年创立布尔代数。后来得到香农等人的发展和应用，形成了一个完整的理论体系。随着电子技术和计算机

4、技术的发展，布尔代数在数字逻辑电路的分析和设计中得到了广泛的应用，统称为逻辑代数。,二值逻辑：,在一个二值逻辑关系中，其条件和结论只能取对立的两个值，例如是和非、对和错、真和假等等。,注意点：,在逻辑代数中，通常用“1”代表“真”，用“0”代表“假”。二值逻辑的“1”与“0”是逻辑概念，仅代表真与假，没有数量大小。在数字逻辑中，有时也用“1”与“0”表示二进制数。这仅仅是一种代码，实际的运算规律还是依照逻辑运算进行。,常用二十进制代码：,用一个逻辑表达式来描述一个逻辑关系问题。逻辑条件 输入变量（自变量）逻辑结论 输出变量（因变量）,逻辑函数：,真值表 逻辑函数式逻辑图 卡诺图硬件描述语言（H

5、DL）,逻辑函数的表示方法：,以上四种表示方法可以相互转换，各有特定用途。硬件描述语言不但可以表示逻辑函数，还可以描述逻辑系统。,真 值 表：,A B Y,逻辑函数：基本逻辑运算,与 Y=A B 或 Y=A+B非 Y=,A,A+B,A B,逻辑函数：“与”运算,A B Y,逻辑函数：“或”运算,A,B,Y,逻辑函数：“非”运算,Y=,A Y,逻辑函数：反函数,两个逻辑函数互为反函数，是指两个逻辑函数对于输入变量的任意取值，其输出逻辑值都相反。下面真值表中 F 和 G 互为反函数。,逻辑函数：复合逻辑运算,与非或非 异或同或,Y=AB,复合逻辑运算的真值表,逻辑图：基本逻辑单元（GB4728.1

6、2-85）,与 或 非,与非 或非 异或 同或,逻辑图：符号标注规定,&,总限定符号&1=1=,外部逻辑状态,逻辑约定小圈表示逻辑非也可采用极性指示符,内部逻辑状态,所有逻辑符号都由方框（或方框的组合）和标注在方框内的总限定符号组成,逻辑图：组合形式,逻辑图：国外符号对照（一）,1,&,1,或门,与门,非门,旧符号,美、日常用符号,国标符号GB4728.12-85,逻辑图：国外符号对照（二）,异或门,&,与非门,1,或非门,异或非门,=1,=,1.2 逻辑代数的基本定理,一、变量与常量的运算(0-1律)：A 1=AA+0=AA 0=0A+1=1二、等幂律：A A=AA+A=A三、互补律：A=0

7、A+=1四、自反律：=A,五、交换律：AB=BAA+B=B+A六、结合律：A(BC)=(AB)CA+(B+C)=(A+B)+C七、分配律：A(B+C)=AB+AC A+BC=(A+B)(A+C)八、反演律（De Morgan定理）：,逻辑代数的基本定理（一）：,代入定理 在任何一个逻辑等式中，若将其中一个逻辑变量全部用另一个逻辑函数代替，则等式仍然成立。例：若 Y=AC+BC，C=P+Q则 Y=A(P+Q)+B(P+Q),逻辑代数的基本定理（二）：,反演定理 对于任何一个逻辑函数式，将其中的所有逻辑符号“+”、“”交换，所有逻辑常量“1”、“0”交换，所有逻辑变量取反。不改变原来的运算顺序。这

8、样得到的逻辑函数是原来逻辑函数的反函数。例：,对偶定理对偶关系：逻辑符号“+”和“”逻辑常量“1”和“0”对偶式：所有逻辑符号“+”、“”交换 所有逻辑常量“1”、“0”交换若两个函数相等，则由他们的对偶式形成的两个函数也相等。例：,逻辑代数的基本定理（三）：,注意点：,反演定理：描述原函数和反函数的关系（两个函数之间的关系）对偶定理：描述原函数构成的逻辑等式和对偶函数构成的逻辑等式的关系（两个命题之间的关系）在一般情况下，一个逻辑函数的反函数和对偶函数是不同的,常用逻辑恒等式：,常用逻辑恒等式：,1.3 逻辑函数的化简与形式转换,目标函数形式（原因：实际电路的需要）与或形式或与形式与非与非形

9、式或非或非形式与或非形式混合形式,目标函数的要求：逻辑电路的数量最少（面积约束）逻辑电路的级数最少（速度约束）电路稳定可靠（避免竞争冒险）具体问题具体分析，没有一成不变的规定,代数法化简逻辑函数：,公式法化简可以适用于任何场合，但是通常没有一定的规律可循，需要敏锐的观察力和一定的技巧。最常用的化简手段是吸收律、冗余律和反演律。,代数法化简逻辑函数的例子,代数法化简逻辑函数的例子,代数法化简逻辑函数的例子,代数法化简逻辑函数的例子,逻辑函数形式转换的例子,逻辑函数形式转换的例子,逻辑函数形式转换的例子,逻辑函数形式转换的例子,逻辑函数的卡诺图表示和卡诺图化简法：,特点：图形化简法标准的表达方式规

10、律的化简过程变量数目有限制（最多56个）,最小项：,在n个逻辑变量的逻辑函数中，若m为包含n个因子的乘积项（逻辑与），且其中每个逻辑变量都以原变量或反变量的形式出现一次并仅仅出现一次，则称m为这n个变量的最小项。例：记为m2 记为m5 记为m7,最大项：,在n个逻辑变量的逻辑函数中，若M为包含n个因子的和项（逻辑或），且其中每个逻辑变量都以原变量或反变量的形式出现一次并仅仅出现一次，则称M为这n个变量的最大项。例：记为M2 记为M5 记为M7,最小项与最大项的比较：,以3变量函数为例：,逻辑函数的两种标准表达式：,最小项之和形式，简称为积之和形式 最大项之积形式，简称为和之积形式,最小项和最大

11、项的性质：,对于一个具有n个变量的逻辑问题，在输入变量的任意一种取值情况下，总有：一、必有且仅有一个最小项的逻辑值为1；必有且仅有一个最大项的逻辑值为0。二、任意2个不同的最小项之积为0；任意两个不同的最大项之和为1。即三、全体最小项之和为1；全体最大项之积为0。即四、下标相同的最大项和最小项互补。即,标准表达式的关系：,性质1、一个逻辑函数的两种标准逻辑表达式之间，存在以下关系：若 则性质2、一个逻辑函数与其反函数的逻辑表达式之间，存在以下关系：若 则,将逻辑函数化成标准形式:,要求按积之和形式展开函数，可以将非最小项的积项乘以形如 的项，其中A 是那个非最小项的积项中缺少的输入变量，然后展

12、开，最后合并相同的最小项。要求按和之积形式展开函数，可以将非最大项的和项加上形如 的项，其中A 是那个非最大项的和项中缺少的输入变量，然后展开，最后合并相同的最大项。,卡诺图：,特点：每个方格代表一个最小项或者最大项。变量排列按照相邻规则进行，即在卡诺图中相邻的方格在逻辑上也相邻。（相邻的意义：两个最小项或最大项之间只有一个变量发生变化）,卡诺图的填法：,最小项填 1最大项填 0,卡诺图化简法,根据相邻的方格在逻辑上也相邻的原理，只要相邻的方格满足以下条件：一、逻辑值相同；二、小方格数为 个。就可以将相邻的方格合并为一个卡诺圈。卡诺圈越大，可以消去的变量越多，最后得到的逻辑函数越简单。若卡诺圈

13、包含的小方格数为 个，而这个逻辑函数具有m个变量，则这个卡诺圈对应的项中包含的变量数目为mn个。,卡诺图的圈法（SOP）：,圈“1”，包含 个方格、尽可能大、不遗漏,卡诺图的圈法（POS）：,圈“0”，包含 个方格、尽可能大、不遗漏,卡诺图化简法的要点：,将逻辑函数化为标准形式（或真值表）填卡诺图圈卡诺圈（满足 个方格要求、尽可能大、不遗漏）根据卡诺圈写出化简后的逻辑函数若有必要，运用反演律对所得结果进行变换,卡诺图化简的例（一）,卡诺图化简的例（二）,卡诺图化简法的一些术语,蕴涵：逻辑函数的“与或”表达式中的各项 质蕴涵：不能再与其他蕴涵合并的蕴涵必要质蕴涵：包含一个或多个唯一的最小项的质蕴

14、涵覆盖：包含了逻辑函数中所有最小项的一些蕴涵之“或”非冗余覆盖：其中每一个蕴涵都是必不可少的覆盖最小覆盖：包含蕴涵个数最少，每个蕴涵中包含的最小项又较多的非冗余覆盖,最小覆盖的不唯一性：,一个逻辑函数，其最小覆盖总是由必要质蕴涵和部分质蕴涵组成，所以它的最小覆盖可能不是惟一的，即它的最简逻辑表达式可能不是惟一的。,绿色：必要质蕴涵红色和黑色：质蕴涵最小覆盖：绿色红色或：绿色黑色,利用卡诺图运算来进行逻辑化简,逻辑函数 卡诺图逻辑函数的运算 卡诺图的运算卡诺图的运算 对应的方格进行运算 证明（以“与”运算为例）：,常规化简运算化简,卡诺图运算的一些有关规律：,0重心：0号方格（即全部变量为0的方

15、格）1重心：号方格（即全部变量为1的方格）包含0重心但不包含1重心的质蕴涵，其表达式全部用反变量标注包含1重心但不包含0重心的质蕴涵，其表达式全部用原变量标注既不包含0重心也不包含1重心的质蕴涵，其表达式中一定既有原变量又有反变量目标函数是与非形式并要求全部用原变量表达时，围绕1重心进行。其中卡诺圈圈1，阻塞圈圈0目标函数是或非形式并要求全部用原变量表达时，围绕0重心进行，其中卡诺圈圈0，阻塞圈圈1,不完全确定的逻辑函数的化简：,不完全确定的逻辑函数：由 n 个逻辑变量构成的逻辑函数中，有效的逻辑状态数小于 个。那些无效的状态或者是不可能出现，或者无意义。,这些无效的状态被称为任意项，或称为无

16、关项、约束项、禁止项，等等,任意项的处理：,任意项的值既可为1也可为0带有任意项的逻辑函数在化简时既可以将任意项圈入卡诺圈，也可以不圈入卡诺圈适当地将一些任意项圈入卡诺圈，可以使化简的结果得到极大的简化,黄色：不考虑任意项红色：考虑任意项,例,注意点：,任意项的表现形式除了直接用最小项形式表示外，还经常用逻辑表达式表示，称为约束方程对于用约束方程给出的逻辑问题，一般要将约束条件改写成用最小项表示的任意项形式，才能用卡诺图进行化简 例如：A=1、B=1这种输入状态不可能出现，可记为AB=0。在卡诺图中就是对应AB=11的最小项为任意项,使用异或函数的卡诺图化简：,异或运算的性质,异或（同或）函数

17、的卡诺图：,“棋盘格”特征 异或函数的棋盘格特征：0号方格等于0同或函数的棋盘格特征：0号方格等于1,同或函数,异或函数,利用异或函数化简的例子（一）,利用异或函数化简的例子（二）,先补成异或形式（黄色格子）再利用运算法去除,多输出逻辑函数的化简：,考虑公共蕴涵的使用 公共蕴涵也是越大越好有时在寻找公共蕴涵过程中会有多种可能的方案出现，这时要根据实际情况作一定的取舍，部分地要依赖于人为的经验,寻找公共蕴涵的过程：,单独化简。观察在多个输出函数中的公共最小项。如果多输出函数比较复杂，这个过程也可以借助表格进行。将相邻的公共最小项合并成公共蕴涵（画公共卡诺圈），同时，将在单独化简的卡诺图中包含公共

18、蕴涵的质蕴涵（卡诺圈）划去。检查覆盖情况：在卡诺图中观察是否存在未被圈入的最小项。如果没有任何其他最小项未被圈入（完成覆盖），则可以认为化简完成。否则要重新划分卡诺圈，将未被包含的最小项圈入。,第一章概要（一）：,逻辑代数是借助符号、利用数学方法研究逻辑推理和逻辑计算的一个数学分支。二值逻辑的逻辑变量只包含0和1，它们表示两个对立的逻辑状态。基本的逻辑运算有“与”、“或”、“非”三种，可以由此得到各种复合逻辑运算。逻辑代数运算借用了普通代数的某些运算符号，但是运算规律和其中的含义与代数运算迥然不同。为了进行逻辑运算，必须熟练掌握节的基本公式。另外，掌握节的辅助公式和节的基本定理，对于提高逻辑运

19、算的速度和证明逻辑等式是极为有用的。,第一章概要（二）：,逻辑函数有真值表、逻辑表达式、逻辑图和卡诺图四种表达形式，它们各具特点并且可以相互转换，可以根据使用的需要合理选用。逻辑函数的化简是本章的重点。有代数法和图形法两种基本化简方法：公式法化简可以适用于任何场合，但是通常没有一定的规律可循，需要敏锐的观察力和一定的技巧。卡诺图化简法可以按照一定的步骤进行，但是只适用于变量数目较少的场合。在卡诺图化简过程中也有一些技巧性的手段，比较重要的有卡诺图运算法和影射变量卡诺图化简法。,第一章概要（三）：,由于实际的逻辑系统为了获得最好的性能，可以由各种不同类型的逻辑电路构成，所以逻辑化简的目标形式可以

20、是多种多样的，我们在本章讨论了几种常见的形式。可以通过一定的方法得到需要的逻辑函数形式：包括在卡诺图化简后利用反演定理转换以及直接进行卡诺图运算化简等。随着计算机辅助设计软件的发展，利用计算机软件进行逻辑化简已经越来越成熟。计算机化简的基本手段是表格法和代数法。,数字逻辑基础,第二章 组合逻辑电路,本章要求：掌握组合逻辑电路的基本分析方法和一般设计过程掌握常见逻辑模块的功能及其使用掌握实际逻辑电路中冒险现象的形成原理及其防止,2.1 组合逻辑电路的分析,组合逻辑的结构：,组合逻辑电路（简称组合电路）任意时刻的输出信号仅取决于该时刻的输入信号，与信号作用前电路原来的状态无关,组合逻辑的例：两种异

21、或门结构,半加器,全加器,全加器的结构,两个半加器的组合：加数1加数2进位和，进位1“或”进位2进位,常用组合逻辑模块,组合逻辑模块是一些基本的逻辑单元熟悉组合逻辑模块的结构与功能，可以帮助分析复杂的逻辑结构在设计逻辑电路时，可以从逻辑模块出发进行设计,将输入的某种代码（通常为二进制码），转换为事件或另一种代码输出的过程，称为译码。转换为事件输出的译码器，是编码器的逆过程。转换为另一种代码输出的译码器，根据两个代码之间的关系，可以有各种不同的译码器。常见的译码器：转换为事件输出的译码器：3-8译码器、等等。转换为另一种代码输出的译码器：（LED）七段译码器、BCD译码器、等等。,译码器,3-8

22、译码器（74LS138）,38译码器的真值表,编码器,将输入信号（事件），用一个代码表示（输出）的过程，称为编码。编码器有普通编码器和优先编码器两种。普通编码器在同一个时刻只能允许有一个输入（单个事件）。优先编码器允许多个事件同时发生，按照事先设定的优先级，确定输出代码。,8-3优先编码器,83优先编码器的真值表,数据选择器,从多个输入逻辑信号中选出一个逻辑信号送到输出端的器件，也称为多路器。一个数据选择器连接m个输入，由n个选择变量决定这m个输入中的哪一个被送到输出端。这里m=2n。,2选1数据选择器,8选1数据选择器,2.2 组合逻辑电路的设计,基于门电路的设计 基本的设计方法。基于组合逻

23、辑模块的设计 利用组合电路模块实现主要功能，辅以门电路，结构比较简单。运算电路设计 需要熟悉二进制运算的特点，采用迭代设计。,一、基于门电路的设计方法,例1,设计一个带控制端的3位输入代码检测电路。当控制端P为0时，输入3并且6时输出为1；当控制端P为1时，输入6时输出为1。要求完成最简设计。,例1的解：真值表,BA,PC,00,01,11,10,00 01 11 10,例1的解：卡诺图，化简,例1的解：利用卡诺图运算的方案,BA,PC,00,01,11,10,00 01 11 10,&,B,P,C,Y,&,&,&,例2,设计一个4位格雷码和二进制码的相互转换电路。,例2的解：格雷码转换到二进

24、制码的卡诺图,G3=B3，G2G0 转换到 B2B0 的转换关系如上面卡诺图所示,G3=B3，B2B0 转换到 G2G0 的转换关系如上面卡诺图所示,例2的解：二进制码转换到格雷码的卡诺图,以 S 作为选择端，S=0，G B；S=1，B G,S=0,S=1,例2的解：结果,合成后的Y1和Y2,例3,某特种录音机，具有下列功能：按下A轨键，磁带正转；按下B轨键，磁带反转按下高速键，磁带高速转，方向由A、B轨键确定按下快退键，磁带高速反转，方向由A、B轨键确定试设计控制电路,解：此问题的逻辑抽象为：输入：A1、0表示 A 轨运行、停止B=1、0表示 B 轨运行、停止F1、0表示高速、常速R1、0表

25、示磁带高速反转、常速输出：M=1、0表示电机运转、停止RL1=1、0表示电机反转、正转RL2=1、0表示电机高速、常速,根据上述逻辑抽象，可以得到真值表如下：,以上只是一种方案，可能有其他方案,二、基于组合逻辑模块的设计方法 1、用数据选择器构成组合电路,一般而言，用2n选1数据选择器实现n+1个输入变量的逻辑函数需要且仅需要一个非门。,例：,特定条件下，用2n选1数据选择器实现n+1个输入变量的逻辑函数可以不需要非门。,仍以前例说明：,化简,无C1的非,以C1作为数据端,2、用译码器构成组合电路,例：全加器电路,三、运算电路设计1、加法器,具有最短延时的全加器电路,迭代设计原理,具有串行进位

26、的4位二进制加法器,加法器的超前进位,4位超前进位电路,配合超前进位电路的全加器迭代单元,带超前进位的4位加法器,利用加法器实现组合逻辑,例：设计一个能将BCD码转换为余3码的代码转换器,分析：由余3码与BCD码的代码表可知，余3码的函数表达式为：Y3Y2Y1Y0=DCBA+0011,利用4位全加器实现,余3码,0011,BCD码,2、减法器,全减器,二进制补码,一个包含符号位在内为n位的有符号二进制数，正数用原码表示，负数用补码表示。正数和零：x=a；负数：。其中a是该有符号数的绝对值。补码的求法：绝对值按位取反再加1,将被减数作为加法器的一个加数，将减数以补码形式相加（按位取反再加1：按位

27、取“非”，同时将最低位的进位置成逻辑1），就实现了二进制减法。,多位减法器,3、乘法器,乘数A A3 A2 A1 A0乘数B B3 B2 B1 B0 部分积 P30 P20 P10 P00部分积 P31 P21 P11 P01部分积 P32 P22 P12 P02部分积 P33 P23 P13 P03 最后积 P7 P6 P5 P4 P3 P2 P1 P0,4、除法器,10101 商除数B0101）01101011 被除数A-0101 0011 够减，商=1，余数R0=A B-0000 0110 不够减，商=0，余数R1=R0-0101 0011 够减，商=1，余数R2=R0B/4-0000

28、0111 不够减，商=0，余数R3=R2-0101 010 够减，商=1，余数R4=R2B/16,第一步：试商,当Ri 0时，够减，商等于1，将此余数保留到下一次。下一个余数为,当Ri 0时，不够减，商等于0，应该将余数恢复为原来的余数。下一个余数为,由于,，所以上式就是,加减交替法：,第一次运算时从被除数的最高位开始减去除数，得到余数。若某次余数为正数（符号位为0），则对应的商为1，下一步运算时减去右移一位的除数得到新的余数；若某次余数为负数（符号位为1），则对应的商为0，下一步运算时加上右移一位的除数得到新的余数。重复第二步运算，直到余数小于除数为止。,加减交替法的运算步骤,二进制除法的运

29、算规律：用二进制补码运算来做减法。若结果是正数，则符号位为0，并且产生符号位的进位（进位为1）；若结果是负数，则符号位为1，并且不产生符号位的进位（进位为0）。所以，符号位的进位就是所求的商。,10101 商0101）01101011+1011 加B的补码（减B）100011 符号位=0，符号位进位=1（商=1）+1011 够减，加B/2的补码（减B/2）011100 符号位=1，符号位进位=0（商=0）+0101 不够减，加B/4 100011 符号位=0，符号位进位=1（商=1）+1011 加B/8的补码（减B/8）011101 符号位=1，符号位进位=0（商=0）+0101 不够减，加B

30、/16 10010 符号位=0，符号位进位=1（商=1）,5、数字比较器,数据比较器有两组输入变量，它将输入的两组逻辑变量看成是两个二进制数A与B，然后对这两个二进制数进行数值比较。比较的结果有三种情况：AB、AB和A=B。,1位数字比较器的真值表,比较器的迭代单元的真值表,每个输出由两部分组成：本位比较结果和低位比较结果的进位。本位比较相等的条件为A、B的“同或”再“与”低位比较相等的结果。输出 Ai Bi 的条件有两个：第一个条件是本位结果满足Ai Bi，另一个条件是本位的比较结果相等时，低位比较结果Ai-1 Bi-1。这两个条件任意满足一个即可，所以是“或”关系。输出 Ai Bi 类似。

31、,算术逻辑单元,算术逻辑单元（Arithmetic Logic Unit，简称ALU）是数字计算机中的一个核心运算部件。通常这个单元的输入被称为操作数，操作数可以是二进制数、十进制数或逻辑变量。进入ALU的操作数可以执行算术和逻辑运算。可执行的算术运算有两个操作数的加法（有进位和没有进位）、减法（有借位和没有借位）、单个操作数的加1、减1、以及数值比较等等；某些ALU还可以执行两个操作数的乘法、除法。可执行的逻辑运算一般均按位进行，有两个操作数的“与”、“或”、“与非”、“或非”、“异或”、“异或非”和单个操作数的“非”等等。,2.3 数字集成电路的特性,晶体管的开关作用：,场效应管的开关作用

32、：,数字集成电路的逻辑电平：TTL:电源电压：+5V逻辑低电平：00.7V逻辑高电平：2.45V输出逻辑电平：低电平：2.7VCMOS：电源电压，3.3V、5V 逻辑低电平，01/3 电源电压 逻辑高电平，2/3 电源电压电源电压 输出逻辑电平：低电平：0.9电源电压,数字集成电路的输出电流与扇出：TTL：低电平输出电流：-8-20 mA高电平输出电流：0.4 1 mA扇出：10 20CMOS：低电平输出电流：0.5 24 mA 高电平输出电流：0.5 24 mA 扇出极大。,数字集成电路的动态响应特性：随着集成电路技术的发展，数字集成电路的响应时间越来越短。早期的电路，大约 TTL 为 15

33、ns，CMOS则大约有 100ns，目前已经普遍缩短到几 ns，最短的在 12ns。,数字集成电路的输出结构：除了上面所讨论的常规输出结构以外，还有一些特殊的输出结构：三态输出结构。开路输出结构。,集成数字逻辑电路芯片,2.4 组合逻辑电路中的竞争冒险,两级或非门电路,波形图(B=0),毛刺,竞争与冒险：当一个门的输入有两个或两个以上变量发生改变时，由于这些变量（信号）是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争。竞争的结果若导致冒险（险象）发生（如上例中的毛刺），并造成错误的后果，则称这种竞争为临界竞争；竞争的结果不导致冒险发生，或虽有冒险发生，但不影响系

34、统的工作，则称这种竞争为非临界竞争。,冒险的类型从冒险的波形上，可分为静态和动态冒险。输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输出产生了毛刺，这种冒险称为静态冒险。若输出的稳态值为0，出现了正的尖脉冲毛刺，则称为静态0冒险；若输出稳态值为1，出现了负的尖脉冲毛刺，则称为静态1冒险。输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为动态冒险。,0,0,1,1,1,0,静态0冒险,静态1冒险,由1变0,由0变1,动态冒险,检查竞争冒险的方法：1、输入可以转换成 的形式2、在卡诺图上可以观察到相切的卡诺圈以上方法只有在每个瞬时只有一个输入发生状态改变的条件下才适用。,

35、相切点,消除竞争冒险的方法：1、在输出端对地接入一个小电容。优点是简单易行，而缺点是增加了输出电压波形的上升时间和下降时间，使波形变坏，并且完全无法在集成电路内部实现。2、修改逻辑设计。增加冗余项可以消除竞争-冒险，但是适用范围仍然很有限，只能消除由于单个输入发生变化引起的竞争冒险。3、在电路中引入选通脉冲。可以消除所有的冒险（包括静态冒险和动态冒险），并且容易实现，但需注意：这时正常的输出信号也将变成脉冲信号，而且它们的宽度与选通脉冲相同。,无险象的电路,有险象的电路,当B=C=1时,增加冗余项消除冒险,当B=C=1时,冗余项,有相切的卡诺图,加冗余项的卡诺图,卡诺图法,增加冗余项消除冒险,

36、相切点,相切点被消除,利用取样脉冲克服冒险,取样脉冲,原来的冒险,取样后的输出,数字逻辑基础,第三章 触发器,本章要求：掌握触发器的基本类型及其状态描述了解触发器的结构与工作原理掌握触发器的基本应用电路,3.1 触发器的基本类型及其状态描述,触发器：具有记忆功能的逻辑单元触发器（Flip-Flop）：由时钟信号触发引起输出状态改变，并且该状态在下一次被触发之前始终不会改变的器件。锁存器（Latch）：输出状态不是由时钟信号触发，或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。四类触发器：RS，JK，D和T触发器,R-S 触发器,真值表与状态方程,RS触发器的状态表

37、,RS触发器的激励表,带同步时钟的RS触发器及其逻辑符号（同步锁存器）,带同步时钟的RS触发器的波形,JK触发器,真值表与状态方程,状态表,激励表,D触发器,激励表,状态表,T触发器,状态表,激励表,触发器的转换,四种触发器可以相互转换一般情况下，触发器的转换需要增加组合电路两种转换方法：1、比较法 比较两个触发器的状态方程，找出转换关系2、卡诺图法 将转换前的触发器的激励用转换后的输入以及输出表示，并利用卡诺图化简。,比较法的例子：将 JK 触发器转换成 D 触发器JK 触发器的状态方程：,D 触发器的状态方程,转换过程：,卡诺图法的例子：将 RS 触发器转换为 JK 触发器解：求转换网络，

38、就是求,JK 触发器的次态卡诺图表示了在 JK 的各种输入情况下的次态，RS 触发器的激励表表示了初、次态转换情况下 RS 输入的值。所以，将 RS 触发器的激励表代入 JK 触发器的次态卡诺图，可以得到从 RS触发器转换到 JK触发器的转换关系。,JK 触发器的次态卡诺图,RS 触发器的激励表,都是从初态0到次态0,3.2 触发器的结构及其工作原理,四种类型的触发器可以相互转换。JK触发器和D触发器的功能最为完善。尤其是JK触发器，可以比较方便地构成其它各个类型的触发器。在商品集成电路触发器中，较多的是JK触发器和D触发器。RS触发器作为所有触发器的基本构成部分，较多地出现在数字集成电路的内

39、部结构中。,D锁存器,D锁存器的时序图,动作特点：在控制端CP等于逻辑1期间，输出Q的状态随着输入D的改变而改变；在控制端CP等于逻辑0期间，输出Q的状态被锁存。被锁存的状态是控制信号CP从逻辑1到逻辑0转变时刻的输入D的状态。由于在CP=1时，输出和输入的关系似乎是“透明”的，所以这个锁存器也被称为透明锁存器。,不实用的JK锁存器的结构,当 JK=11时，在 CP=1 期间，JK 锁存器将不断空翻。能够保证触发器正常翻转的时钟脉冲的宽度应该不小于2tpd。但是，为了避免再次翻转，CP脉冲的宽度又不能大于3tpd。这个条件实际上是无法实现的，所以实际电路中只有RS锁存器和D锁存器，并不存在JK

40、锁存器。,主从触发器,主从型RS触发器的结构和图形符号,主从型JK触发器的结构和图形符号,主从触发器的动作特点：在 CP=1 期间采样，输出保持不变；在 CP=0 期间输出，停止采样。由于采样过程发生在整个 CP=1 期间，所以要求在此期间输入保持稳定。否则将产生错误输出。,边沿触发器,一、维持-阻塞触发器,维持-阻塞结构的RS触发器:若在CP脉冲上升沿前后一个很短的时间，SR=01或10，则触发器的输出状态按照这个激励输入而改变，并在整个CP脉冲周期内得到保持，不会因为激励输入的改变而改变。若在CP脉冲上升沿前后一个很短的时间，SR=00或11，则触发器的输出状态或者可能在CP=1期间改变，

41、或者不确定。,维持-阻塞结构的D触发器:通过将RS触发器转换为D触发器，可以保证S和R永远互补，从而避免了RS触发器的输出不确定现象。由于RS总是互补，所以可以省略一根阻塞线。输出状态取决于CP信号上升沿前后瞬间的激励输入D的状态。,带直接置位和直接复位的维持-阻塞型D触发器：通过直接置位端 SD 和直接复位端 RD（也称异步置位和异步复位），可以将触发器进行预置（即在整个系统开始运行之前设置触发器的初始状态）或强行复位。,维持-阻塞型JK触发器,维持-阻塞型的JK触发器不能直接用维持-阻塞型RS触发器转换，原因是维持-阻塞RS触发器的功能不完善。但是可以通过将D触发器转换为JK触发器的办法来

42、构成维持-阻塞型JK触发器。,二、基于门电路的延时特性构成的边沿触发器,当一个信号经过两个延时不一样的途径到达同一个门电路的输入端时，该门电路的输出在输入信号的特定边沿上产生一个冒险毛刺信号。可以利用这种基于门电路的延时特性的脉冲输出作为CP的边沿检测信号，并利用这个特性构成边沿触发器。,三、主从结构的边沿触发器,如果在主从结构的触发器中，主触发器始终“跟随”激励输入的变化，但是不记录（即不会发生触发器触发），则有以下工作过程：一、在主触发器开通期间虽然主触发器的输出可能在变化，但由于从触发器此时封锁，不会影响触发器的最后输出。二、在主触发器由开通向封锁转换的瞬间，主触发器可以将转换前瞬间的输

43、出（反映了转换前瞬间的激励输入）传递给从触发器，使得从触发器的输出同转换前瞬间的输入相关。三、在主触发器封锁期间，输入对从触发器的输出没有影响，使得从触发器的输出保持转换后的状态。,基于CMOS传输门的主从结构边沿D触发器,CMOS边沿触发JK触发器,边沿触发器的动态特性,时钟周期Tclock：能够使触发器正常工作的时钟脉冲周期。通常以它的倒数即时钟频率fclock来描述一个触发器的动态特性。建立时间tS：激励输入在时钟脉冲有效边沿之前具有稳定的逻辑电平所必需的时间。保持时间tH：激励输入在时钟脉冲有效边沿之后需要继续保持稳定的逻辑电平的时间。传输延迟时间tPD：从时钟脉冲有效边沿之后到触发器

44、输出达到稳定所需要的时间。,建立时间至少要2个门电路延时时间。保持时间至少为1个门电路的延时时间。传输延时至少需要3个门电路的延时时间。CP脉冲的周期至少需要5个门电路的延时。,维持-阻塞型,门电路延时型,建立时间至少为2个门电路延时。保持时间可以为0。传输延时至少需要1个与或非门电路的延时时间。CP脉冲的周期应该是建立时间和传输延时之和，即至少为3个门电路的延时时间。,主从型,建立时间应该是G3和G1的延时时间之和。激励输入的保持时间可以为0。激励输入需要经过G7、G5才能到达输出，所以传输延时至少需要这两个门的延时时间。触发器进入“记忆”状态需要CP保持到正反馈建立起来，所以时钟脉冲的最短

45、周期应该大于2个非门的延时加上2个传输门的延时。,边沿触发器的典型动态特性参数,各种触发器的开关特性若要基本RS触发器可靠地翻转，R1或S1的时间应大于2倍的门的传输延时tpd同步RS触发器会出现空翻现象，主从、边沿触发器克服了空翻问题时钟脉冲宽度不能太窄，必须保证触发器能够可靠地翻转直接置0、1脉冲的脉宽不可太窄，以确保可靠地置0或置1一些触发器的翻转时刻对应于时钟脉冲的上升沿，而另一些对应于下降沿，由触发器内部的电路结构决定,抗干扰能力的比较1、主从型触发器在时钟脉冲为1期间，不允许输入信号改变（主从型D触发器除外），其抗干扰能力差2、维持阻塞型触发器要求在建立时间开始到保持时间结束期间，

46、输入信号不发生变化，而它的建立和保持时间是较短的，故其抗干扰能力较主从型的要好3、某些边沿触发器仅在时钟脉冲触发沿之前的建立时间内，不允许输入信号改变，其抗干扰性最好,3.3 触发器的简单应用,计数器计数是数字电路的一个基本功能。一个计数器通常由一组触发器构成，该组触发器按照预先给定的顺序改变其状态。同步计数器（Synchronous Counter）：所有触发器的状态改变是在同一个时钟脉冲的同一个有效边沿上发生。异步计数器（Asynchronous Counter）：计数器中的每个触发器的时钟部分或全部不同。,二进制异步加法计数器（行波计数器）,计数器实际上由n个T 触发器构成。第一个T 触

47、发器的C端连接系统时钟，其后每一级触发器都将前级触发器的输出（或输出的非）作为本级的时钟输入。,二进制异步减法计数器（行波计数器）,关于行波计数器，比较容易混淆的是加法计数与减法计数对应的时钟来源以及触发沿的组合关系。通过波形图可以很方便地确定这些问题，现将它们的组合情况列表如下：,注意在应用上表的时候，所有触发器都以 Q 作为计数器的输出。若以触发器的 作为计数器的输出，则加法计数和减法计数的关系恰恰颠倒。,行波计数器的时钟和计数状态的关系,行波计数器计数过程中的不稳定暂态问题：由于二进制异步计数器的的时钟信号是前后级串联的，所以到达每个触发器的时钟信号不是同时的。这也是为何将它称为异步计数

48、器的原因。也有将它称为行波计数器（Ripple Counter）的。因为每个触发器的时钟不同步，结果造成在CP有效边沿以后的一段时刻内计数值可能发生混乱。例如，计数从7到8的转换过程，实际的转换为：01110110010000001000。,环型计数器,扭环型计数器,寄存器（Register）,寄存器由一组触发器构成，主要功能是存储数据。因为一个触发器可以存储一位二进制数，所以要存储n位二进制数，需要n个触发器。根据输入或输出的模式，可分为并行方式和串行方式。并行方式：n位二进制数一次存入或读出。只需要一个时钟脉冲即可完成数据操作，但是需要n根输入和输出数据线。串行方式：n位二进制数以每次一位

49、、分成n次存入或读出。只需要1根输入和输出数据线，但要使用n个时钟脉冲完成输入或输出操作。将两种模式加以交叉，可以得到四种不同模式的寄存器：并行输入/并行输出；串行输入/串行输出；并行输入/串行输出以及串行输入/串行输出。,并行输入/并行输出寄存器结构和图形符号,公共控制框,移位寄存器结构和输出波形,左移与右移：一般将一个数据的最高位记为MSB（Most Significant Bit），最低位记为LSB（Least Significant Bit）。若首先移入或移出移位寄存器的是MSB，则称该操作为左移。反之，若首先移入或移出移位寄存器的是LSB，则称该操作为右移。具体执行哪种操作取决于最高

50、位位置的指定。,累加器（Accumulator）,本章概要,触发器的基本特性是：1、具有两个稳定的输出状态，2、可以在输入信号的作用下改变状态。所以，触发器具有记忆作用。,按照逻辑功能的不同，触发器可以分为RS、JK、D和T四种类型。不同逻辑功能的触发器之间可以相互转换。按照电路结构的不同，触发器可以分为同步触发器和异步触发器两大类，其中同步触发器又可以分为锁存器、主从触发器和边沿触发器三种类型。必须分清这两种分类的区别：逻辑功能表示触发器的输出状态与输入的逻辑关系，电路结构决定了触发器的动作特点。所以，相同的电路结构类型可以构成不同逻辑功能的触发器，相同逻辑功能的触发器也可能有不同的电路结构