可编程器件原理.ppt

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1、基于EDA技术计算机组成原理课程设计电子课件,主讲教师:彭玄璋,E-mail:,第一讲 可编程逻辑器件PLD原理与应用,数字集成电路按其用途可分为:通用集成电路（General-purpose IC)专用集成电路（Application-specific IC，简称ASIC）专用集成电路则是为特定用途而设计和制造的器件，是一种由用户定制的集成电路（Custom Design IC），一般功能较强，规模较大。,ASIC又分为全定制、半定制和定制三种。全定制和定制电路是按用户要求，专门设计和生产的芯片，由于设计和试制费用高，这种电路一般只用在大批量生产的产品中。如MP3解码器、手机芯片、游戏机芯片

2、等。,1.1 概述一.数字集成电路的分类,二.半定制电路的种类,半定制电路是先由IC制造商制成标准的半成品，再按照用户的要求对半成品进行加工，实现特定的功能。半定制电路的特点是在半成品中已集成了大量的具有一定逻辑功能的模块，但模块之间的连线不确定，按用户要求进行后加工时才确定各模块间的连接关系，从而得到所需的电路。,三.PLD器件的特点 1.“与或”电路结构。可以实现任意的逻辑函数。2.高密度。一片PLD芯片少则几百门，多则几百万门。与通用器件构成的系统相比，不仅成本降低，而且可靠性大大提高。3.高速度。元件尺寸减小使寄生电容的容量大大降低，从而使器件的工作速度得以大大提高。4.高开发效率。各

3、种PLD均有相应的开发工具给予支持，不仅可以对设计进行仿真，而且还能对高层次设计进行自动综合，从而使设计效率得到极大的提高。5.多种编程方法。既有在线可重复编程的器件，又有一次性不可逆编程的器件，扩展了器件的应用领域。,四.PLD的编程方法,熔丝:One Time Programming(OTP),非易失性,易失性-SRAM,EPROM,E2CMOS(E2PROM/Flash Memory),五.用PLD设计数字系统的过程,PLD的结构特点1.PLD的基本组成,数字电路的基本结构,PLD的基本结构,1.2 简单可编程器件(SPLD)的原理,2.PLD内部电路的表示方法,(1)输入缓冲器,2.P

4、LD内部电路的表示方法,(1)输入缓冲器,(2)与(门)阵列,(3)或(门)阵列,2.PLD内部电路的表示方法,(1)输入缓冲器,(2)与(门)阵列,(4)PLD阵列图,一般表示,(4)PLD阵列图,一般表示,简化表示,3.SPLD的分类,二.可编程只读存储器(PROM),1.PROM 的结构,F1=D10 W0+D11 W1+D12 W2+D13 W3,地址译码器等效于固定的与门阵列,F0=D00 W0+D01 W1+D02 W2+D03 W3,存储阵列等效于可编程或门阵列(通过 Dij 编程),PROM的等效阵列,2.用 PROM 实现组合逻辑函数,用PROM实现逻辑函数时，输入信号从PR

5、OM的地址端加入，输出信号由PROM的数据端产生。由于PROM的与阵列固定地生成了输入变量的所有最小项，因此逻辑函数只能以最小项表达式的形式来实现.,例1-1 试用适当容量的PROM构成2位二进制乘法器。被乘数为A1A0，乘数为B1B0，乘积为M3M2M1M0。,M3(A1,A0,B1,B0)=m(15)M2(A1,A0,B1,B0)=m(10,11,14)M1(A1,A0,B1,B0)=m(6,7,9,11,13,14)M0(A1,A0,B1,B0)=m(5,7,13,15),阵列图,PROM的或阵列实际上是存储矩阵。或阵列中，每个水平线与垂直线交叉处都对应一个存储位。若某个交叉点连接起来（

6、打上叉）则表示该位存了1；若某个交叉点未连接（空白）则表示该位存了0。,按此办法将或阵列图还原成存储矩阵，不难发现该PROM所存数据函数值完全一致。因此，用PROM实现逻辑电路的本质就是将待实现函数的真值表存入PROM中。这种方法又称为查表法。,三.可编程阵列逻辑(PLA),1.PLA的结构,2.用 PLA 实现组合逻辑函数,PLA 可以实现最简与或式.,与阵列和或阵列均可编程.,例1-2:用 PLA 实现上例的2位乘法器。,根据真值表，推出最简与或式,阵列图,3.时序 PLA,4.用时序PLA实现时序电路,例1-3 用时序PLA设计模8可逆计数器.,根据状态图,选择JK触发器,可推出激励方程

7、:,根据JK触发器的激励方程,画出时序PLA阵列图,三.可编程阵列逻辑(PAL),1.PAL 的阵列结构,与阵列可编程,但或阵列是固定的.,2.PAL的输出模式,四.通用阵列逻辑(GAL),1.GAL的阵列结构,与PAL相同,与阵列可编程,或阵列是固定的.,2.输出逻辑宏单元(OLMC),S1-模式控制:S1=0 寄存器模式；S1=1 组合 I/O 模式.S0-输出极性:S0=0 低电平有效；S0=1 高电平有效.,S1S0=00寄存器低电平有效,S1S0=01寄存器高电平有效,S1S0=10组合I/O低电平有效,S1S0=11组合I/O高电平有效,3.典型GAL器件 GAL18V10,与阵列

8、有18个输入和82个输出,有10个OLMC,所有触发器均同步工作，并具有异步复位端和同步预置端,18个引脚，可配置成最多18个输入，或最多10个输出。,4.设计举例 例1-4 用GAL18V10实现6个基本门(与门、或门、与非门、或非门、异或门、符合门。,LIBRARY IEEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY basic_gates IS PORT(a1,b1,a2,b2,a3,b3,a4,b4,a5,b5,a6,b6:IN Std_Logic;f1,f2,f3,f4,f5,f6:OUT Std_Logic);END basic_gates;ARCHI

9、TECTURE func_gates OF basic_gates ISBEGIN f1=a1 AND b1;f2=a2 OR b2;f3=a3 NAND b3;f4=a4 NOR b4;f5=a5 XOR b5;f6=a6 XNOR b6;END func_gates;,例1-5 用GAL18V10实现具有同步复位、同步预置功能的十进制可逆计数器。,LIBRARY IEEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.Numeric_Std.ALL;ENTITY count_10 IS PORT(clk,clr,dir:IN Std_Logic;i:IN In

10、teger RANGE 0 TO 9;q:OUT Integer RANGE 0 TO 9);END count_10;,ARCHITECTURE func_count OF count_10 ISBEGIN PROCESS(clk)VARIABLE cnt:Integer RANGE 0 TO 9;BEGIN IF(clk=1)THEN IF(clr=0 AND dir=0)THEN cnt:=0;ELSIF(clr=0 AND dir=1)THEN cnt:=i;ELSIF(clr=1 AND dir=0)THEN IF cnt=0 THEN cnt:=9;ELSE cnt:=cnt-1;

11、END IF;ELSE IF cnt=9 THEN cnt:=0;ELSE cnt:=cnt+1;END IF;END IF;END IF;q=cnt;END PROCESS;END func_count;,1.3 高密度可编程器件(HDPLD)的组成一.分类,二.复杂可编程逻辑器件(CPLD),1.由GAL扩展的结构,若干巨模块(含多个GLB+多个I/OC+ORP)+一个GRP,Lattice公司 ispLSI10162000门,2.通用逻辑模块(GLB),可编程与阵列+固定共享或阵列+四输出逻辑宏单元,(2)可组合输出或寄存器输出;(3)触发器可重构成D、JK、T触发器。,3 输入、输出单

12、元(I/OC),输出有OC和TS等方式；输入有缓冲、寄存和锁存等方式；双向I/O方式.,5.Global Routing Pool(GRP),两维可编程开关阵列,实现各GLB之间连线,以及I/OC到GLB输入信号的连线.,4.输出布线池(ORP)GLB到I/OC输出信号的连线.,CPLD引脚到引脚（Pin-to-Pin）的延迟是固定的，因为信号从一个脚到另一个脚的传播路径是恒定的：I/OC输入总线GRPGLBORPI/OC。由于信号传播具有这种确定的路径，因此CPLD又被称为连线确定型PLD。,例1-6:用CPLD实现具有异步复位功能的16位双向移位寄存器.,LIBRARY IEEEE;USE

13、 IEEE.STD_LOGIC_1164.ALL;ENTITY srg16 IS PORT(s1,s0,cr,clk:IN Std_Logic;d:IN Std_Logic_Vector(0 TO 15);q:OUT Std_Logic_Vector(0 TO 15);END srg16;,ARCHITECTURE func_srg OF srg16 ISBEGIN PROCESS(cr,clk)VARIABLE qq:Std_Logic_Vector(0 TO 15);BEGIN IF(cr=0)THEN qq:=X“0000”;-异步复位 ELSIF(clkEvent AND clk=1)

14、THEN IF(s1=0AND s0=1)THEN qq(1 to 15):=qq(0 to 14);-右移 qq(0):=sr;ELSIF(s1=1AND s0=0)THEN qq(0 to 14):=qq(1 to 15);-左移 qq(15):=sl;ELSIF(s1=1AND s0=1)THEN qq:=d;-并行置数 END IF;END IF;q=qq;END PROCESS;END func_srg;,三.现场可编程门阵列(FPGA),1.FPGA 的结构,Xilinx公司 XC4010CLB 2020,10000门,二维排列的可配置逻辑模块CLB 输入/输出模块I/O 可编程连

15、线PI,2 CLB组成,(1)SRAM组成函数发生器,实现组合逻辑函数,(2)MUX选择组合输出或寄存器输出,4.可编程互连(PI)CLB与CLB、CLB与I/OB之间的连接均通过可编程连线资源来实现。由于FPGA内有很多CLB，因此需要十分丰富的连线资源。FPGA内的连线至少有三种：通用单长度线、通用双长度线和专用长线。,3.输入/输出块(I/OB),与CPLD的I/OC类似.,(1)通用单长度线 这种连线的长度最短，相当于一个CLB的宽度.它主要用来实现相邻CLB间的连接，方法是在每个CLB的四角都有连接单长度线的可编程开关。,（2）通用双长度线 这种连线的长度相当于单长度线的2倍.它主要

16、用来实现不相邻CLB间的连接。,（3）专用长线 用于连接相距较远的CLB和一些全局性信号，如寄存器的时钟和控制信号等，不仅要驱动多个寄存器，而且要传输较长的距离。,由于FPGA中有多种不同长度的连线资源，连接两个不相邻CLB的方法就不是唯一的，而不同连接方法所引入的信号延迟不同，因此脚到脚（Pin-to-Pin）的信号延迟就不是确定的。因此FPGA又被称为连线统计型PLD。,四.单元型CPLD(连线确定的FPGA)CPLD与FPGA各有特点 CPLD逻辑模块大灵活性小，便于实现复杂的逻辑函数，如控制类型的电路，且连线确定，可预知信号延迟；FPGA逻辑模块小但数量多，使用灵活，便于实现数据处理型

17、电路，其连线不确定，难于预知信号延迟。为此，出现了一些将两者优点结合起来的HDPLD，它们既不同于典型的CPLD，又与典型的FPGA有所区别。,1.Altera公司Flex系列器件的结构,二维排列的逻辑阵列块LAB+嵌入式阵列块EAB+输入输出单元IOE+二维快速连线通道,2.LAB的组成,8个LE+进位链/级联链+局部互连线,3.逻辑单元(LE),查找表由SRAM构成,实现组合逻辑函数;数据选择器控制输出方式(组合型或寄存器型),正常模式,实现一位全加/减器,实现加/减计数,在计数器基础上,增加了同步复位端(ICLR),4.嵌入式阵列块EAB EAB中含有大量的RAM。当作为随机访问存储器时

18、，可构成2568、5124、10242和20481等多种形式。EAB中的大容量RAM还可用作大型的查找表（类似于LE中的查找表），实现快速、复杂的逻辑函数或功能模块。,5.进位链 为加/减法器和计数器提高直接的进位信号,以提高工作速度.,6.级联链 实现多输入(4)逻辑函数,且延时最小.,7.输入输出单元(IOE)其功能类似于CPLD中的I/OC。,8.快速通道,提供LAB与IOE以及LAB之间的连接。分成行通道和列通道两种，分布于LAB周围。,从连线资源可以看出，这种PLD的内部连接关系比较确定，脚到脚（Pin-to-Pin）的信号传输路径通常是：IOE行（列）通道局部连线LAB（或EAB）

19、行（列）通道IOE 所以属于连线确定型PLD。,从逻辑单元看,逻辑功能是以SRAM方式来实现的，与典型FPGA一样属于易失性可编程器件。,1.4 HDPLD编程技术 PLD有多种编程方法，最早的SPLD采用的是熔丝开关，后又采用了紫外线可擦除MOS工艺.,在HDPLD中主要有 采用E2CMOS工艺（包括E2PROM和Flash Memory）的在系统编程技术（In-System Programmability，简称ISP）采用SRAM工艺的在电路配置技术（In-Circuit Reconfiguration，简称ICR）反熔丝开关（Antifuse）三种编程方法。,一在系统编程技术ISP 在系

20、统可编程器件无需专用的编程器就可编程。因此可预先将器件安装在电路板上，预留编程口（插座），用微机通过编程电缆就可以在线对器件进行编程，使用非常方便。,ISP的技术特点 ISP技术针对CPLD,采用的仍然是E2CMOS工艺，其编程数据存储在E2PROM中，通过电信号进行擦写。ISP技术采取了两项措施来实现在系统编程。,(3)JTAG方式 ISP技术还可与边界扫描可测试技术合为一体。边界扫描技术是为解决复杂数字系统的可测试问题而提出的一种可测试设计方法，于1990年被IEEE列为标准1149.11990。因此，边界扫描又称为JTAG。JTAG含有TCK、TMS、TDI、TDO、TRST(可选).,

21、实际上ISP技术的提出本身就受到JTAG的启发，其编程接口与JTAG的测试口非常相似。,早期的ISP接口只能用于编程，并不提供测试功能，故与JTAG不兼容。以后逐步将ISP技术与JTAG技术融合在一起，出现了同一接口既能在系统编程又能进行测试的CPLD。,2.多芯片的 ISP(JTAG)编程 如果系统中有多片CPLD，可以采用菊花链的连接方式将它们的编程接口串起来，这样只需用一个接口与微机相连就可以对菊花链中的任一片或几片CPLD进行编程。菊花链的连接方式是:所有器件的TMS和TCK并接，而TDI与TDO则串接成一个串行数据链。,二在电路配置技术ICR ICR技术针对FPGA,采用的是SRAM

22、工艺，就SRAM的写入而言，原本就是在线写入（无需专用的写入器）。,FPGA有多种在电路配置方式，总的可分成两类：被动配置和主动配置。,被动方式,被动方式是指由FPGA片外的控制器控制配置过程。控制器可以是微机，通过配置电缆与FPGA相连.,被动串行方式 数据以位串形式写入.,(2)被动外设同步方式和异步方式 若控制器是与FPGA处于同一电子系统中的单片机或CPU，FPGA可以作为它们的一个外设，以访问外设的方式将数据按字节写入，就是被动外设（同步或异步）配置方式。,I/O 口,2.主动方式 主动方式指由FPGA自身控制配置过程。配置数据预先保存在片外的非易失性存储器中，如PROM、EPROM

23、或E2PROM。,(1)主动串行方式,(2)主动并行向上和并行向下方式 并行向上与并行向下的区别仅在于，从PROM读取配置数据时，是从低地址往高地址读（向上），还是从高地址往低地址读（向下）。,3.JTAG方式,JTAG配置方式属于被动串行模式，将配置口与JTAG口合二为一，既可以进行配置又可以进行测试。当系统中有多片FPGA时，可以将它们连成菊花链，从而可以对菊花链中的任一片或几片FPGA进行配置。,三反熔丝编程技术 绝大多数的HDPLD均采用上述两种编程方式，其优点是可以在线、反复编程，使用起来极为方便。但是可反复编程无疑意味着编程结果可以擦除、可以逆转、可以改变，这样就使其可靠性受到影响

24、。在一些对可靠性要求极高的场合，需要采用不可逆转的一次性编程方法。反熔丝编程技术是目前在HDPLD中应用最多的一次性编程方法.,反熔丝开关是一种半导体电路。,常态时多晶硅与扩散层之间呈高阻状态（断开）。当在多晶硅和扩散层两端加上大的编程电压（18V）时，介质被击穿，多晶硅与扩散层便导通了（闭合）。介质一旦被击穿，就无法还原，所以这是一种一次性编程方法。这种元件常态为开路，与熔丝的特性正好相反，故称为反熔丝技术。,四扩展的在系统可编程技术 E2CMOS和SRAM的编程方式各有优点。E2CMOS属非易失性方法，使用方便，但编程次数是有限的；SRAM占用面积少（最大密度的FPGA的等效门数要比CPL

25、D高一个数量级以上），非常便于集成，且理论上可无限次编程，但属易失性方法，每次上电均需配置。,为将这两种编程方法的优点结合起来，Lattice公司推出了扩展的在系统可编程技术ispXP（isp eXpanded Programming）。该技术集中了E2CMOS 和 SRAM 工艺的最佳特性，从而在单个芯片上同时实现了上电配置和无限可重构。,ispXP 器件在联机调试时,直接对片内SRAM进行配置;,在脱机工作时,片中所含 E2PROM 阵列储存着器件的组态信息。在器件上电时，这些信息以并行的方式被传递到用于控制器件工作的片内SRAM中，即在片内自动进行配置。,该技术已用于Lattice新的i

26、spXPGA系列 FPGA 和ispXPLD系列 CPLD中。,1.5 常用可编程逻辑器件及其开发工具 CPLD和FPGA的应用已非常普遍，CPLD/FPGA自身也在不断更新、发展。主要发展趋势是:密度更高（已采用0.09m深亚微米工艺）规模更大（已达千万门级）工作速度更快（系统时钟达400MHz，数据收发率达3.125Gbps）供电电压更低（最低内核供电电压1.5V）、功耗更小 资源更丰富，更便于系统集成（SOPC）。国内目前使用最多的CPLD/FPGA产品出自三家公司：Lattice、Altera 和 Xilinx。,一.Lattice公司的 CPLD/FPGA与开发软件()Lattice

27、公司是最早推出PLD的公司，如GAL器件，并首创了在系统可编程CPLD。Lattice公司主要生产CPLD，有ispLSI、ispMACH等系列，近年来又推出了新型CPLDispXPLD器件，并进入FPGA领域，推出了颇具特色的新型FPGAispXPGA器件，以及FPSC和ORCA系列的系统级可编程芯片。,1.ispLSI系列CPLD ispLSI的规模在1000门60000门之间，Pin-to-Pin最小延迟达3ns，最高工作频率可达300MHz。该系列又分成若干子系列：ispLSI1000E、ispLSI2000E/2000VL/2000VE、ispLSI5000V和ispLSI8000/

28、8000V。其中从ispLSI2000起支持JTAG边界扫描测试功能，ispLSI5000V起支持3.3V低电压。,3ispXPLD5000MX系列扩展PLD 这是一种新型的采用ispXP技术的CPLD器件（eXpanded PLD）。此外，器件中还采用了新的构建模块多功能块（MFB:Multi-Function Block）。这些 MFB 可以根据用户的需要，被分别配置成 SuperWIDETM 超宽（136个输入）逻辑、单口或双口存储器、先入先出堆栈等。内嵌锁相环（PLL）可对时钟信号倍频、分频及移位。该系列器件有 3.3V、2.5V 和 1.8V供电电压的产品可供选择。,2.ispMAC

29、H系列CPLD ispMACH系列器件有IspMACH4A、IspMACH4000V/4000B/4000C/4000Z和IspMACH5000VG/5000B等子系列，采用了称为“速度锁定”（Speedlocked）数据通道，Pin-to-Pin最小延迟达2.5ns，最高工作频率可达400MHz。并且采用了低电压技术，使功耗大大降低。MACH4A系列有5V和3.3V两种，MACH5000系列有3.3V和2.5V两种，而MACH4000系列有3.3V、2.5V和1.8V三种。,5 系统级FPGA FPSC和ORCA系列FPGA的规模最大为90万门，含400K位RAM，拥有多种工业标准 IP 核

30、，诸如 PCI、高速线接口和高速收发器等，其高速收发通道可在高达 3.7Gbits/s 的速度下工作。当这些宏单元与成千上万的可编程门结合起来时，它们可应用在各种不同的高级系统设计中。,6 PLD开发工具 Lattice 曾推出过 Synario 和 ispEXPERT 两种开发软件，而现在使用 ispLEVER，支持所有的CPLD和FPGA器件，但对于FPSC和ORCA系列的系统级FPGA，还需加上FPSC Design Kits才能开发。,4.ispXPGA系列FPGA Lattice具有ispXP编程能力的FPGA，无需外加配置电路，在上电时能自动从片内E2PROM中将配置数据写入SRA

31、M，从而完成FPGA的功能配置。该系列器件最大等效门数达125万门，最大内嵌存储单元414Kb。此外，器件还内嵌锁相环（PLL），并有 3.3V、2.5V 和 1.8V三种供电电压的产品。,二.Altera公司的 CPLD/FPGA及开发工具（)Altera公司的产品以FPGA为主。其CPLD产品只有最早的Classic和MAX两个系列，而FPGA则有FLEX和ACEX系列。此外，近年来Altera还开发了一些用于数字系统集成的FPGA（System On a Programmble Chip），如Mercury、APEX、Stratix、Cyclone和Excalibur等。,2.FLEX系

32、列FPGA FLEX系列FPGA有3个子系列：FLEX6000、FLEX8000和FLEX10K/10KA/10KE。等效门数从2500250000门。从FLEX8000起支持JTAG。其中，FLEX10KA采用3.3V低供电电压。,1.MAX系列CPLD MAX系列包括MAX3000A、MAX7000S/7000AE/7000B和MAX9000等子系列。其密度在100012000门，MAX7000和MAX9000支持ISP编程方式，且支持JTAG测试功能。MAX7000AE和7000B分别采用3.3V和2.5V低供电电压。,3.ACEX和Cyclone系列低成本FPGA 为扩大FPGA的应用

33、市场，Altera开发了两种低成本FPGA：ACEX1K系列和Cyclone系列。ACEX1K系列器件的逻辑单元（LE）数从5764992，采用2.5V低供电电压，并带有锁相环（PPL）时钟管理电路。,4.系统级FPGA Mercury、APEX、Stratix、Cyclone和Excalibur系列的FPGA是为系统集成而设计的，属于系统级FPGA。它们不仅电路规模大，LE最多达十多万个，等效门数最多达250万门，内含PLL、大容量RAM（最大为10MB位）、高速数据收发模块，而且可嵌入CPU、DSP以及各种IP核，为系统集成创造了必要条件。其中，Stratix GX系列所含的收发模块的数据

34、传输率可达3.125Gbps。这些器件还普遍采用了2.5V、1.8V和1.5V低电压工艺。,6 PLD开发工具 Altera的开发软件主要有MAX+plus和Quartus。MAX+plus支持ACEX、FLEX和 MAX（CPLD）三种系列中规模不超过25万门的所有器件，Quartus支持Altera所有主流的CPLD和FPGA器件。系统级FPGA的开发还需要用SOPC Builder和DSP Builder。对带有处理器核的系统，其嵌入式软件开发工具有ARM Developer Suite Lite、Nois Tools和GNUPro。,5FPGA的配置器件 FPAG采用的是SRAM工艺，

35、每次上电时都必须进行配置。若采用主动配置方式，则在片外需设置存放配置数据的PROM。Altera专用的配置PROM有EPC1、EPC2、EPC4、EPC8、EPC16、EPCS等多个系列，其存储容量和面向的器件有所区别。除EPC1需用编程器（如SuperPro/L+）才能写入数据外，其它均可通过JTAG口在线写入。EPC1和EPC2用于密度较低的FPGA，其它几个系列均用于较高密度的FPGA，EPCS为低成本系列，专用于Cyclone系列FPGA的配置。,三.Xilinx公司的 CPLD/FPGA和开发平台()Xilinx于1985年首先推出FPGA，其产品以FPGA为主。CPLD只有XC95

36、00系列和低功耗的CoolRunner系列，而FPGA却有XC2000、XC3000、XC4000、XC5200、Spartan、Virtex等多个系列。,CoolRunner系列电路规模更大，最大门数12000门；Pin-to-Pin延迟可小至3ns，工作频率可高达333MHz；供电电压更低，内核电压从3.3V1.5V；功耗更小。,1.CPLD器件 XC9500系列CPLD采用快闪存储技术（FastFLASH），比E2CMOS工艺的速度快、功耗低。它有XC9500、XC9500XV和XC9500XL三种，内核电压分别为5V、2.5V和3.3V。最大门数6400门，Pin-to-Pin最小延迟

37、4ns，工作频率可达200MHz，支持在系统编程和JTAG测试功能。,2.XC4000系列FPGA 该系列的FPGA有XC4000、XC4000E和XC4000XLA三种，规模为3000门200000门，RAM最大容量10K位。,3 Spartan系列低成本FPGA Spartan系列为低成本FPGA，前后共发展了4代：Spartan、Spartan-XL、Spartan-和Spartan-E三种。最大门数60万门，RAM最大容量288K位。Spartan-XL采用3.3V供电电压，Spartan-采用2.5V供电电压。,4 Virtex系列FPGA Virtex系列是低电压、高速度、高密度的

38、FPGA器件，有Virtex、Virtex-E、Virtex-三种。供电电压依次为2.5V、1.8V和1.5V，最大门数800万门，RAM最大容量3M位，最高工作频率200MHz。,5 系统级FPGAVirtex-PRO Virtex-PRO系列FPGA是为数字系统集成而设计，其规模达千万门，RAM达10M位，含有PLL和高速串行收发器（数据传输率可达3.125Gbps），并可嵌入PowerPC处理器内核和XtremeDSP核，从而实现高速数据处理和数字系统集成。,6FPGA的配置器件 Xilinx 专用的配置PROM有XC17、XC17S、XC17V、XC18V等系列。XC17支持XC4000系列FPGA，XC17S支持Spartan系列FPGA，XC17V支持Virtex系列FPGA，XC18V支持各系列FPGA。,7PLD开发平台 Xilinx 曾推出过 Foundation、Alliance 等多种开发软件，而现在使用ISE，支持所有的CPLD和FPGA器件。对于系统级设计，往往还需要用到System Generator for DSP 和 CORE Generator。,PLD 开发软件的基本流程,