基于 EDA 仿真技术的电子时钟系统设计.doc
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1、精品论文基于 EDA 仿真技术的电子时钟系统设计徐晓玲 1,田亚菲 1 ,崔伟 21 兰州大学信息科学与工程学院兰州7300002 兰州交通大学信息中心兰州730070E-mail: xuxl 摘要:介绍EDA技术的主要特点以及EDA设计的一般流程,强调EDA仿真技术在现代电子系统 的重要地位及作用,从中指明未来电子系统设计的主要方向。并以modelsim和quartus 2为 仿真平台,采用自顶向下分层次、模块化的设计方法,从基本的原理图设计了一个带秒计数 器,分计数器以及整点报时功能,小时计数器,星期计数器四个模块的电子时钟控制电路, 并给出相应的仿真波形图与设计源程序。从设计的整个过程中
2、可以看到,用通过软件方式的 设计与测试,达到对特定功能的硬件电路的设计实现,它区别于以往以硬件设计为主的设计 方式,从而体现出数字系统的硬件设计向软件化方向发展的新思路。关键词:EDA 技术;设计;VHDL 语言中图分类号:TN702文献标识码:A1. 引言随着电子设计自动化(EDA)的发展,电子系统的设计技术和设计工具发生了深刻的变化 。 利用硬件描述语言对数字系统的硬件电路进行描述是EDA 的关键技术之一。VHDL1(Very HighSpeed Integrated Circuit Hardware Description Language)语言是目前主流的硬件 描述语言,它具有很强的电
3、路描述和建模能力,且有与具体硬件电路无关和与设计平台无关 的特性,在语言易读性和层次化结构设计方面表现出强大的生命力和应用潜力。2. EDA 技术EDA(电子线路设计座自动化)是以计算机为工作平台、以硬件描述语言(VHDL)为设计语 言、以可编程器件(CPLDFPGA)为实验载体、以ASICSOC芯片为目标器件、进行必要的元 件建模和系统仿真的电子产品自动化设计过程2。EDA是电子设计领域的一场革命,它源于 计算机辅助设计,计算机辅助制造、计算机辅助测试和计算机辅助工程。利用EDA工具,电 子设计师从概念,算法、协议开始设计电子系统,从电路设计,性能分析直到IC版图或PCB 版图生成的全过程均
4、可在计算机上自动完成。EDA代表了当今电子设计技术的最新发展方向, 其基本特征是设计人员以计算机为工具,按照自顶向下的设计方法,对整个系统进行方案设 计和功能划分,由硬件描述语言完成系统行为级设计,利用先进的开发工具自动完成逻辑编 译、化简、分割、综合、优化、布局布线、仿真及特定目标芯片的适配编译和编程下载,这 被称为数字逻辑电路的高层次设计方法。3. EDA技术的主要特征作为现代电子系统设计的主导技术,EDA具有几个明显特征3:1用软件设计的方法来设计硬件 硬件系统的转换是由有关的开发软件自动完成的,设计输入可以是原理图或VHDL语 言 ,通过软件设计方式的测试,实现对特定功能硬件电路的设计
5、,而硬件设计的修改工作也如同 修改软件程序一样快捷方便,设计的整个过程几乎不涉及任何硬件,可操作性、产品互换性- 6 -强。2基于芯片的设计方法 EDA设计方法又称为基于芯片的设计方法,集成化程度更高,可实现片上系统集成,进行更加复杂的电路芯片化设计和专用集成电路设计,使产品体积小、功耗低、可靠性高;可 在系统编程或现场编程,使器件编程、重构、修改简单便利,可实现在线升级;可进行各种 仿真,开发周期短,设计成本低,设计灵活性高。3自动化程度高 EDA技术根据设计输入文件,将电子产品从电路功能仿真、性能分析、优化设计到结果测试的全过程在计算机上自动处理完成,自动生成目标系统,使设计人员不必学习许
6、多深入 的专业知识,也可免除许多推导运算即可获得优化的设计成果,设计自动化程度高,减轻了 设计人员的工作量,开发效率高。4自动进行产品直面设计 EDA技术根据设计输入文件(HDL或电路原理图),自动地进行逻辑编译、化简、综合、仿真、优化、布局、布线、适配以及下载编程以生成目标系统,即将电子产品从电路功能仿真 、 性能分析、优化设计到结果测试的全过程在计算机上自动处理完成。4. EDA技术的设计流程EDA技术是将传统的“电路设计一一 硬件搭试调试焊接”模式变为“功能设计 软件模拟编程下载”方式,设计人员只需一台微机和相应的开发工具即可研制出各种功 能电路。EDA技术将电子产品设计从软件编译、逻辑
7、化简、逻辑综合、仿真优化、布局布线、 逻辑适配、逻辑影射、编程下载、生成目标系统的全过程在计算机及其开发平台上自动处理 完成4。具体流程如图1所示:图2:原理图精品论文源程序如下:Library ieee;Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all; Entity second1 isPort(clk,set,reset:in std_logic;图3:秒计时器的仿真波形图End;S1:in std_logic_vector(7 downto 0);置数端(秒
8、)Sec:buffer std_logic_vector(7 downto 0);秒输出端Ensec:out std_logic);秒计时器的进位,用来驱动分计时器Architecture a of second1 isBeginProcess(clk,reset,set,s1) BeginIf reset=0 then sec=00000000;对秒计时器清0Elsif set=0 then sec=s1;对秒计时器置s1的数Elsif clkevent and clk=1 thenif sec=59 then sec=00000000;ensec=1;重复计数并产生进位else sec=s
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