实验十Quartus II简明教程.docx

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1、实验十Quartus II简明教程在本实验中，我们通过设计一个2输入与门的例子，学习Q uartusll软件的使用。1. 文件及工程建立首先为该设计（工程）建立一个目录，如C:VHDLand2gate,然后运行Quartus II 6.0,进入Quartus II 6.0集 成环境。1）新建文件选择菜单【File 一【New】，出现如图10-1所示的对话框，在框中选中【VHDL File】，单击【OK】按 钮，即选中文本编辑方式。在弹出的编辑窗口中输入and2gate.VHD源程序。输入完毕后，选择菜单【Flie 一【Save As】，即出现文件保存对话框。首先选择存放本文件的目录 C:VHD

2、Land2gate,然后在【文件名】框中输入文件名and2gate，然后单击【保存】。即把输入的文件保存在 指定的目录中。图10-2是新建的文件and2gate.VHD。本实验中的and2.VHD源程序如下：-and2gate.VHD 源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY and2 gate ISPORT（a,b: IN STD_LOGIC;y: OUT STD_LOGIC）;END and2 gate;ARCHITECTURE one OF and2 gate ISBEGINylp. prw Fl& Timing Analyre

3、r Toolh? |an4203t我 erdZgaM *W| Coithon Row Sumomt与 Companion Report - flow Summery有 Qurtu C /VHOL/xUat*/nd2gal - and2gjtFile dit 姓ew Project ccignmcnts PjocMsing looic Jtndow 旦*) 上搭一ProjectCompiMon ftoport 务 3 L9l Notk* 由E Flow Summary gOB Flow Settings flew Nor-Default Gl Flow Elapsed Time *9 Flow

4、log a ja 钮E W-l ! 由 1 Assembler * A J Trca AnshrzerFlow Stin*iaryn_w:simmSneeatafnl - Sat12 i:3D:M 20ISQb1&*l&titr Nm*vitiriirACRIKDmc*01110000206-3Tiiuc 1*4*1 sTm*lt tiaic r*qairantilfi !J / 4. 9K ( 1 )TtJ3 / lT ( 2 )Totalbitt0 / 49. 1S2 ( 0 )Ttii nil0Fran-I ho。Vr Frpr HL& QTL ViewetPege r* h4er*rc

5、hy ListH and2gate PnmrtiveiPoet-Fit图10-7编译结果报告和时序分析报告图10-8 RTL视图和工艺映射视图（2）电路网表结果。经过逻辑综合适配后，可以使用网表查看器查看有关电路网表信息。执行主菜单【Tools】 =【Netlist Viewers】=【RTL Viewer和Technology Map Viewer查看 RTL视图和技术映射视图。如图 10-8 所示。3. 工程仿真及分析当工程编译通过之后，必须对其功能和时序进行仿真测试，以了解设计结果是否满足原设计要求。1）打开波形编辑器执行【File】一【New】命令，在弹出的窗口中选择【Other Fi

6、les】中的【Vector Waveform File】项，打开 空白的波形编辑器，如图10-9所示。2）设置仿真时间区域和最小时间周期将仿真时间设置在一个比较合理的时间区域。选择【Edit】菜单中的【End Time.】项，在弹出窗口的【Time 栏处输入【100】，单位选择【ms】，将多个仿真区域的时间设为100ms，单击OK按钮，结束设置。选择Edit 菜单中的【Grid Size.】项，在弹出窗口的【Time Period栏处输入【20】，单位选择【ms】。袈 Quartus 11 - C:/VHDL/and2gate/and2gate - and2gate - Waveform 1

7、.vwf*in File Edit View Project Assignments Processing Tools Window HelpOcSa Sg c Ki |and2g职- 刁套畛瞥 |i|a9F 辱嬲 tjAHDL Include File Block Symbol File Chain Description File Hexadecimal (Intel-Format) File Logic Analyzer Interface File Memory Initialization File SiqridITdp II File Tel Script FileT ext Fi

8、le反买gi.WEYuigmEiJ.n.roject Navigator住I x|Entity岛 ACEK1K: EIlK10i：iQC20E:”Jho ：mi2gate| 翊 Technology Ma. | 包 WaveHrml.v.ate and2gate.vhd | 妙 Compilation Rep. | 摩 Timing Analyzer. | 淼 RTL ViewerNode FinderCustomize.M Include subentitiesAssignments | TypeUnassignedUnassignedUnassignedInputInput Output|

9、 CreatoiUser enteredUser enteredUser enteredStatus：S Info: Running Quartus II RTL Viewer, Technology Map Viewer s Srace Machine Viewer Preprocessor粉 Info: Command: quartus_rpp and2gate -c and2gate netlist_tpe=atomS Info: Quartua II RTL Viewer, Technology Map Viewer & State Machine Viewer Preprocesso

10、r was aucceaaful. 0 errors, 0 warningsOK Cancel System A Processing A Extra Info 入 Info A Warning A Critical Warning A Error 入 S叩pressed / Message: 0 of 80 | 专 | | Location:For Help, press Fl图10-10引入信号节点操作执行【View】一【Utility Windows】一【Node Finder】命令，弹出【Node Finder对话框。在此窗口中 的【Filter】框中选择【Pins： all】，然后单

11、击【List】按钮，于是在下面的【Nodes Found窗口中会出现工程 and2gate中的所有端口引脚名。用鼠标将需要仿真观察的信号拖到波形编辑器窗口。在这里把所有的端口引脚 名a、b、y全部插入，如图10-10所示。4）编辑输入波形Project NavigatorEntity心 ACEX1K: EF1K1OOQC2O0-3Status英,IA n y聂互鹿瓯他以V鼠一胸一鹿AXL蜩后用ModuleN：=jTieV：ilue at7. 63 nsaB 0bB 0YB 411nr)PS20. 0 ms i40. 0 ms 60. 0 ms 80. 0 ms i7.625 ns J111nr

12、4 1 Isbc and2gate.vhd | Compilation Re. | 您 Timing Analyze. | 安 FlTL Viewer 39 Technology M. | 包 and2gate.vwfMaster T而e Bar:7.625 ns Pointer: | 33.97 ms Interval:33.97 ms Start: |End:图10-11设定a波形双击节点a右侧空白波形处，弹出图10-11窗口，设定【Start time】为【0】，单位为【ps】，【End time】为 【20】，单位为【ms】，【Numeric or named value】为【0】，即

13、可设定“0ps20ms”期间a的值为“0”。用同样 的方法设定“40ms60ms”期间CLR的值为“1”、 “60ms100ms”期间CLR的值为“0”。用同样的方法设定“0ps40ms”期间b的值为“0”、 “40ms80ms”期间b的值为“1”，“80ms100ms” 期间b的值为“0”。选中缩放按钮，按鼠标左键或右键可以放大或缩小波形显示，以便在仿真时能够浏览波形全貌。殿.Quartus II - C:/VHDL/and2gate/and2gate - and2gate - and2gate.vwf|词 File Edit View Project Assignments Process

14、ing Tools Window HelpD O若昭醴，g c 形|and2ga.te刁|套二#噌夥膨 姓i.Mi.:ij痔 55OJZInfo: Ended RTL Viewer Preprocess at Sat Sep 12 14:35:11 2015*-Info: Started RTL Viewer Preprocess at Sat Sep 12 14:35:17 2015i-Info: Ended RTL Viewer Preprocess at Sat Sep 12 14:35:18 2015,-iii： I卜图10-12设置好并存盘的波形图5）波形文件存盘选择【File菜单下

15、的【Save】命令，将默认名为and2gate.vwf的波形文件存入当前工程所在的文件夹中。 本操作根据要求将各输入信号【a】、【b】的波形设置成如图10-12所示的波形。6）仿真器参数设置选择【Assignment菜单下的【Settings】项，在【Settings窗口中左侧Category】栏中选择Simulator Settings项，打开如图10-13所示的窗口。在Simulation mode项目下选择Timing】，即时序仿真，在Simulation input】栏中，单击按钮，找到并选择仿真激励文件and2gate.vwf】。在Simulation period】栏中选择Run

16、simulation until all vector stimuli are used,即全程仿真。根据仿真的要求还可选择功能仿真等其它仿真形式以及进行其它的设置。图10-13仿真器参数设置7）启动仿真器选中Processing菜单下的Start Simulation,直到出现Simulation was successful】对话框为止。8）观察仿真结果仿真成功后，仿真波形文件Simulation Report】通常会自动弹出。and2gate的时序仿真结果如图10-14 所示。如果没有弹出仿真完成后的波形文件，可以通过Processing】菜单下的Simulation Report】命令

17、，打 开波形报告。如果无法在窗口展开时间轴上的所有波形图，可以在仿真报告窗口中单击鼠标右键，选择Zoom 项下的Fit in Window】选项，并通过按钮，调节波形的比例。通过观察仿真结果，发现达到了预定的要求。4. 芯片管脚的锁定工程编译和有关仿真都通过后，就可以将配置数据下载到应用系统进行验证。下载之前首先要对系统顶层 模块进行引脚锁定，保证锁定的引脚与实际的应用系统相吻合。1）目标芯片的确认及闲置引脚的设定 Qk? |and2gate戏=夕 却夥0A 9 %铮Project Navigator-i上|jgjI Entity| 心 ACEX1K: EP1K100QC208-3|，“硬 3

18、2gate邕宜里IStatusModule | Progress 笼Time100 %甘 and2gate.vhd昌 Simulation Reportl 昌邕 Legal NoticeIn鸟由 Flow Summary昌国 Flow Settings白昌3 Simulator言葬 SummarySettings昌5 Simulation W E 昌一Simulation Cc gS INI Usage 昌.刃 Messages I m I 卜| 辱 Compilation R叩ort - Flow Summary | 倒 Timing Analyzer Tool| 包 and2gate.vw

19、f| 辱 Simulation Report - Simulatio.Simulation WaveformsSimulation mode： TimingNameValue atT.63 nsaB 0bB 0dyB 04】PS20. 0 ms40. 0 msGO. 0 ms80. 0 ms100.0 mJ7.625 nsJ1I|1Master Time Bar:7.625 nsPointer:51.94 ms Interval:51.94 ms Start:End:Info: Number of transitions in simulation is 8*印 Info: Vector fi

20、le and2gate.sim.vwf is saved in VWF text format. You can conpress it into CVWF format in order to reduce file size. For more details please refer to the QuaijgS 争 Info: Quartus II Simulator was successful. 0 errors, 0 warnings二Message: U or 14图10-14 and2gate的时序仿真结果管脚锁定前，先进行芯片的确定或修改。选择【Assignment】菜单下

21、的【Settings项，在【Settings 窗口中左侧Category栏中选择Device项，打开如图10-15所示的窗口。单击图10-15中的Device & Pin Options按钮，在弹出的UnusedPins设置框中进行闲置引脚的设定。对设计中未用到的器件引脚，有三 种处理方式：输入引脚（呈高组态）、输出引脚（呈低电平）或输出引脚（输出不定状态）。通常情况下选择第一项Asinput tri-stated，避免未用到的引脚对应用系统产生影响。图10-15管脚锁定前目标芯片的确认或修改2）引脚锁定实验箱EDA实验开发系统板选用的EP1K100QC208-3芯片，应对本例中的有关输入和输

22、出的资源情况进 行引脚锁定，并将闲置引脚设定为三态门状态。本例通过引脚锁定窗口进行锁定。打开Assignments菜单下的Pin Planner命令，打开引脚锁定窗口，如图10-16所示。EP1K100QC208-3 芯片共有208个引脚，按住Ctrl键同时滚动鼠标滚轮可以将芯片的Top View放大观察。208个引脚中有一部 分是有特定功能不可分配的，只有显示为小圆圈的管脚可以分配为输入/输出，将鼠标停留在这些引脚上会显示 PIN_*（Column I/O）。将【All pins中a直接拖到191号引脚释放，就可以把191号引脚分配为a输入，此时191号引脚显示中 间有脉冲符号的褐色实心小方

23、点，若将鼠标停留在上面还会显示aPIN_191 Column I/O）。同样的办法将192号引脚分配为b输入，此时192号引脚显示褐色实心小圆点。将193号引脚分配为y输 出。分配完管脚后需要按快捷键&/+”重新编译。图10-16引脚锁定窗口的打开及管脚的锁定注意：实验板上EP1K100QC208-3芯片的208个引脚中有60个引脚有特定功能不可分配为I/O,剩余的148 个引脚中只有68个与实验箱的插孔相连。这68个引脚分成8组且通过排阵引出（Z1-Z8，每组8个引脚，例 如169-177号引脚为Z3，详见附录二实验箱插孔号与EP1K100引脚号对照表），还有103、104、79、184 号

24、引脚习惯上作为CP1-CP4四个时钟输入。实验中分配引脚时应优先分配这68个引脚，并尽量一组一组的使 用，这样可以通过排线连接，不必一个一个连接，既省时省力又不易连错线。没有与实验箱插孔相连的80个 引脚通过双排插针引出，使用时可通过排线连接。5. 编程下载及验证1）编程下载硬件准备在断电的情况下将有下载板插入实验箱对应的位置，将下载线插入下载板上的JTAG 口，经检查无误后打 开实验箱的电源开关。2）FPGA的编程下载在菜单【Tool】中选择【Programmer，打开编程下载窗口。单击【Hardware Setup，在打开的设置窗口 中（如图10-17所示）点击【Add Hardwareo

25、在第一栏选择【USB-Blaster】，在第二栏选择【USB-0】，点【OK】 返回Hardware Setup 设置窗口。在Hardware Setup 设置窗口 Currently selected hardware 栏选择【USB-Blaster USB-0o在图10-17所示的【Mode栏中选择编程模式为【JTAG】。单击左侧的【Add File】按钮，找到要下载的 文件and2gate.sof，并选中下载文件右侧的第一个小方框Program/Configure。核对下载路径与文件名无误后， 单击【Start】按钮，即进入对目标器件FPGA的配置下载操作。当【Progress显示为100%时，编译成功，可 以根据前面的引脚锁定情况连线（将与EP1K100QC208-3芯片第191、192号引脚对应的实验箱第3、4号插孔 接到电平开关K1、K2,将与193号引脚对应的5号插孔接到发光二极管L1），进行硬件测试验证。图10-17编程下载设置及过程