实验1 Quartus II与DE2入门指导.docx

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1、Quartus II 9.0与DE2入门指导目录：典型的计算机辅助设计流程开始新建一个项目(project)VHDL设计输入编译设计管脚分配仿真设计电路规划、配置FPGA器件测试设计的电路一个典型的FPGA计算机辅助设计流程如图1所示。Design ccrrtjci?Timing requirimenis mit?Design EnliySynthesisPiiigramming and CcnfigumtiynTiming AiiAlyfiis mnd SimLLiatjoiTFunctional Simuhtion图1设计流程的步骤：设计输入(Design Entry)：用原理图或者硬件描

2、述语言说明设计的电路。综合(Synthesis)：将输入的设计综合成由FPGA芯片的逻辑元件组成的电路。功能仿真(Functional Simulation):测试、验证综合的电路功能正确与否，不考虑延时。适配(Fitting):将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功 能分配给最佳逻辑单元位置，进行布线和时序分析，并选定相应的互连路径和引脚分配。时序分析（Timing Analysis）:通过对适配电路传播延迟的分析，提供电路的性能指标。时序仿真（Timing Simulation）:验证电路的功能和时序的正确性。编程和下载配置（Programming and Confi

3、guration）:在FPGA上实现设计的电路。本文主要介绍Quartus II 9.0的基本特性。演示如何用VHDL在QuartusII9.0平台设计和 实现“七人表决器”电路。包括：1创建一个项目（project）； 2用VHDL代码设计输入；3综合；4适配；5分配管脚；6 仿真；7编程与下载。1创建一个项目（1）启动Quartus II（双击桌面图标），选择FileNew Project Wizard,弹出窗口（图2）图2（2）选择Next，如图3输入项目路径和项目名。本例中，工作路径为C:alteradecision， 工程名和顶层实体名为decisiono注意：若设计中包含多个实体，

4、则工程名必须和顶层实体名相同，底层实 体的名字不能是工程名。以后的实验会有多个实体，必须注意这一点。初学者 有30%的错误于此相关。本实验中，C:alteradecision为工作路径，decision既是工程名，又是顶层实体名。接着按Next，出现图4,提示：输入的项目文件夹不存在，是否要创建。选择，是”。（3）新建项目向导里可以添加已存在的文件，我们这个项目没有要包含已存在的文件，在 图5选择Next。图5(4)我们需要指定实现电路的目标器件，在图6中Device family的Family中选择Cyclone II,在 Available devices 里选择 EP2C35F672C6

5、。(DE2 上使用的型号)，选择 Next。图6(5)在图7里我们可以指定第三方的开发工具，本文只用到Quartus II,未用其他工具， 所以选择Next。图7(6) 一份摘要出现在图8,按Finish,返回Quartus II的主界面。2用VHDL代码设计输入本文以实现一个7人表决器电路为例。使用Quartus II的文本编辑器，File New出现图9，选择VHDL File，ok确认。图9File Save as,如图10,文件名为decision，文件类型为VHDL File,保存。图10在文本编辑器里输入代码，保存。1 library ieee;2 use ieee.std_log

6、ic_1164.all;3 use ieee.std_logic_arith.all;4 use ieee.std_logic_unsigned.all;6 H entity decision is7 H port (Ba,b,c,d,e,f,g:in std_logic;9decision:out std_logic);10 end entity decision;12 S architecture Itom of decision is13 signal vote:unsigned(2 downto )14 S begin1516 vote3 then dEcision=11120 Sel

7、se decision Start Compilation， 或者单击-一开始编译，编译完成，会有提示。编译成Inf 0: 吉士吉古古古古吉士吉古古古古吉士吉古古古古吉古吉古古古古吉古吉古古古古吉古吉古古古古吉古吉古吉古古吉古吉古吉古古古古吉古吉古古古古吉士国 Info: Running Quartus II Classic Timing Analyzer习Info:Command: quartus_tan -read_set.tings_files=off -write_set.t.ings_files=off decision -c decision -t-iming_analYSis_o

8、nly0Info:Parallel compilation is enabled and will use 2 of the 2 processors detected田 习Info:Longest tpd from source pin rrbrr to destination pin rrdecisionrr is 13.046 nsS 0Info:Quartus II Classic Timing Analyzer was successful. 0 errors, 0 warnings0 Info: Quartus II Full Compilation was successful.

9、 0 errors, 3 warnings图11图12所示为编译报告，ilation Report Flov SuBAaryI Flov SuBBaryFlow StatusSuccessful - Wed May 22 15:54:18 2013Qii：rtuE II Version9.0 Build 132 02/25/2009 SJ Full VersiRevi si on N：dJTiedeci si onTop-level Entity ILajriedeci si onF ：=ifTi i lyCyclone IIDevi ceEP2C35F6T2C6Timing ModelsFi

10、nalMet timing requirementsYesTotal logi c eleirients5 / 33,216 ( 1 % )Total combiriatioiL：al fiulctions5 / 33,216 ( Pins，如图13。所用到的管脚列在下方。按下表在LOCATION列选择管 脚SW0PIN_N25SW1PIN_N26SWPIN_P25SW3PIN_AE14SW4PIN_AF14SW5PIN_AD13SW6PIN_AC13LEDR0PIN_AE23图13分配结果如图14所示Named: |Edit: XNode NameLocationI/O BankVREF G

11、roupI/O StandardReserved1aPIN_N255B5_N13.3-V LVTTL (default)2bPIN_N265B5_N13,3-V LVTTL (default)3cPIN_P256B6_N03.3-V LVTTL (default)4dPIN_AE147B7_N13,3-V LVTTL (default)5言decision做3.3-V LVTTL (default)6ePIN_AF147B7_N13.3-V LVTTL (default)7FPIN_AD138B8_N03.3-V LVTTL (default)8gPIN_C133B3_N03.3-V LVTT

12、L (default)9图14然后保存：File Closeo重新按进行编译。5仿真在仿真之前，需要创建测试用的波形文件：(1) File New 在图 17 窗口 中选择 Vector Waveform File ok 确认。? SOPC Build印 SystemB - Design File?| k-AHDLFiteBlock DiagcaSchemaltc F0eI I- EDIF FileState Machine Fite$网emMeri【叫 HDL Fite:-Tel Script Fifel-Verifog HDL Fite：WHDLFite：H- Memory Fifes-i

13、-leKadeciEnaf nJteE-Foiniat) FUe Nfemotv nOtralalkiii FifeSVerificatiorT?Debuggiing FilesIn-System Soutces and FVobes FileLcigiuA眼hiWace Ffle: Signal!附 EE LogicAnaer FileOther Files AHDLIndudeFifeSlock Symbot FifeChain DewcEiptionFite；即 nop够 DesEgft Cdftsli茶 tts FileText Fife1庶1Earicel图17（2）波形文件编辑器如

14、图18所示蜀g* End time ,设置为200ns。选择View Fit in Window调节窗口显示的效果如图19。120.0 玷白叵画79.19Slat图 19(3)添加电路仿真需要的节点Edit Insert Nodes or Bus 打开图 20 所示的窗口，单击 Node Finder，Radix:3-LevelStart index:9Display code count as binary count图20在图21所示的窗口里，filter选择Pins： all，单击List，列出输入、出节点，单击选 择，ok确认。图21(4)设定a,b,c,d,e,f,g的值，如图22。

15、保存。功能仿真图 22仿真之前，需要创建功能仿真连线表:Processing Generate Functional Simulation Netlist。 选择Assignments Settings打开设置窗口，仿真模式选择Functional，如图23。Ok确开始仿真，仿真结果如图24。认。通过 Processing Start Simulation 或者图23图24时序仿真当通过功能仿真确认设计的电路功能正确之后，开始时序仿真。在图23的仿真模式选 择Timing，然后开始仿真，结果如图25。可以看到约有7ns的延迟。6编程和配置PFPGA首先连接电源适配器和usb数据线，在DE2开发

16、板上，靠近电源的usb接口连接到数 据线。DE2支持2种程序烧录方式：JTAG和AS。JTAG模式把程序直接写在FPGA芯片里， 断电后数据丢失。AS模式把数据写在配置的存储芯片里，每次通电后，数据会自动装载到 FPGA芯片里。两种模式的选择由RUN/PROG开关的位置决定，JTAG模式对应RUN档， AS模式对应PROG档。（1）JTAG模式编程把RUN/PROG开关置于RUN档。选择Tools Programmer打开窗口如图26。这里要 指定编程用到的硬件和模式。模式选择JTAG，硬件设置为USB_blaster，如果缺省没有选择， 单击Hardware Setup在图27中选择。图 2

17、6图27图28注意编程的器件和文件是否已添加到图28中，没有的话，手动添加。单击Start开始 编程。 Active Serial 模式将 RUN/PROG 开关置于 PROG 档，选择 assignments device device and pin options configuration 选择 EPCS16。确认后在 Quartus II 的主界面选择 tools programmer 确认 hardware setup 为 usb_blaster, mode 为 active serial programming,文件为.pof 文件，勾选 program/configure, start7验证电路设计把RUN/PROG开关置于PROG档，切换SW0-SW6的4组不同组合，观察LEDR0， 验证设计。