半导体制造工艺简介.ppt

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1、集成电路版图设计与验证,第三章 半导体制造工艺简介,学习目的,（1）了解晶体管工作原理，特别是MOS管的工作原理（2）了解集成电路制造工艺（3）了解COMS工艺流程,主要内容,3.1半导体基础知识3.2 工艺流程3.3 工艺集成,3.1半导体基础知识,半导体硅原子结构：4个共价键，比较稳定，没有明显的自由电子。,3.1半导体基础知识,1、半导体能带禁带带隙介于导体和绝缘体之间2、半导体载流子 空穴和电子,3.1半导体基础知识,3、半导体分类N型半导体和P型半导体掺杂半导体的特点：（1）导电性受掺杂浓度影响。被替代的硅原子数越多，材料的电阻率越低，越容易导电。（2）多子的浓度取决于杂质浓度，少子

2、的浓度取决于温度。,3.1半导体基础知识,关于扩散电阻：集成电路中经常见到的扩散电阻其实就是利用掺杂的方法改变材料的电阻率得到的。但是当掺杂的杂质浓度增高时，电阻率会随着浓度增高快速降低吗？（与温度有关：杂质需要完全电离；掺杂半导体中载流子的迁移率会随杂质浓度增加而显著下降）,3.1半导体基础知识,4、PN结单向导电性：整流、开关、稳压二极管。、5 MOS场效应管（1）MOS管结构NMOS、PMOS和CMOSMOS管是左右对称的，漏和源可以互换，只是外加电压不同。,3.1半导体基础知识,漏区和源区称为有源区，是由掺杂形成的。栅：铝栅和硅栅（性能更好）MOS晶体管尺寸定义：宽和长（2）MOS管工

3、作原理反型层、沟道、饱和。饱和之后，沟道形成楔型，电流不再增加。（漏端电压增加，但沟道的电阻率也在增加）,3.1半导体基础知识,（3）MOS管应用栅压越大，电子够到越厚，沟道电阻率越低，电流越大。因此MOS晶体管是电压控制电流的器件。数字电路：开关作用，栅压为VDD或GND模拟电路：栅压介于VDD和GND之间，调整电流大小，进行信号放大作用。,主要内容,3.1半导体基础知识3.2 工艺流程3.3 工艺集成,3.2 工艺流程,1 制造工艺简介2 材料的作用3 工艺流程4 常用工艺之一：外延生长5 常用工艺之二：光刻6 常用工艺之三：刻蚀7 常用工艺之四：掺杂8 常用工艺之五：薄膜制备,3.2 工

4、艺流程,材料制备,1 制造工艺简介,（a）n型硅晶片原材料（b）氧化后的晶片,1 制造工艺简介,（c）涂敷光刻胶（d）光刻胶通过掩膜版曝光,1 制造工艺简介,（a）显影后的晶片（b）SiO2去除后的晶片氧化工艺,1 制造工艺简介,（c）光刻工艺处理后的晶片（d）扩散或离子注入形成PN结光刻和刻蚀工艺；扩散和离子注入工艺,1 制造工艺简介,（e）光刻工艺处理后的晶片（金属化工艺）（f）完整工艺处理后的晶片（光刻工艺）,1 制造工艺简介,工艺总结一：集成电路的制造是平面工艺，需要多层加工 工艺总结二：芯片是由底层P-Sub到最上层的不同图形层次叠加而成。,2 材料的作用,表2.1 集成电路中所需要

5、的材料导体：低值电阻，电容极板，器件边线，接触，焊盘半导体：衬底绝缘体：电容介质，栅氧化层，横向隔离，层间隔离，钝化层,3 工艺流程,集成电路的制造工艺是由多种单道工艺组合而成的，单道工艺通常归为以下三类：（1）薄膜制备工艺：包括外延生长、氧化工艺、薄膜淀积工艺，如制造金属、绝缘层等。（2）图形转移工艺：包括管科工艺和刻蚀工艺。（3）掺杂工艺：包括扩散工艺和离子注入工艺。,3 工艺流程,以上工艺重复、组合使用，就形成集成电路的完整制造工艺。光刻掩模版（mask）：版图完成后要交付给代工厂，将版图图形转移到晶圆上，就需要经过一个重要的中间环节制版，即制造一套分层的光刻掩膜版。,3 工艺流程,制版

6、光刻掩膜版就是讲电路版图的各个层分别转移到一种涂有感光材料的优质玻璃上，为将来再转移到晶圆做准备，这就是制版。每层版图都有相对应的掩膜版，并对应于不同的工艺。,4 常用工艺之一：外延生长,半导体器件通常不是直接做在衬底上的，而是先在沉底上生长一层外延层，然后将器件做在外延层上。外延层可以与沉底同一种材料，也可以不同。在双极型集成电路中：可以解决原件间的隔离；减小集电极串联电阻。在CMOS集成电路中：可以有效避免闩锁效应。,5 常用工艺之二：光刻,目的：按照集成电路的设计要求，在SiO2或金属层上面刻蚀出与光刻掩膜版完全相对应的集合图形，以实现选择性扩散或金属布线的目的。,5 常用工艺之二：光刻

7、,主要步骤（1）在晶圆上涂一层光刻胶，并将掩膜版放在其上。（2）曝光。正胶感光部分易溶解，负胶则相反。（3）显影、刻蚀。（4）去除光刻胶,尘埃粒子影响：洁净室,接触式和接近式曝光,掩膜,光刻胶,图形转移,图形转移,5 常用工艺之二：光刻,集成电路中每一层的制备都需要涂一层光刻胶，都需要一层掩膜版，也需要曝光、显影以及刻蚀。一个芯片制造可能需要20或30个这样的材料层。多晶硅的刻蚀：预刻蚀、主刻蚀、过刻蚀,6 常用工艺之三：刻蚀,光刻：将图形转移到覆盖在半导体硅片表面的光刻胶刻蚀：将图形转移到光刻胶下面组成器件的各层薄膜上湿法刻蚀：掩膜层下有横向钻蚀干法刻蚀：等离子体辅助刻蚀，是利用低压放电等离

8、子体技术的刻蚀方法,6 常用工艺之三：刻蚀,6 常用工艺之三：刻蚀,6 常用工艺之三：刻蚀,各向异性腐蚀（湿法刻蚀）各向同性腐蚀：例如在铝线的刻蚀过程中，加入含碳的气体，以形成侧壁钝化，这样可以获得各向异性刻蚀效果,6 常用工艺之三：刻蚀,7 常用工艺之四：掺杂,作用：形成PN结，形成电阻，形成欧姆接触，形成双极晶体管的基区、发射区、集电区或MOS管的源和漏。主要的掺杂工艺：扩散和离子注入扩散：根据扩散的原理，使杂质从高浓度处向低浓度处扩散。两个要素：高温和浓度梯度。,7 常用工艺之四：掺杂,离子注入：与扩散比，离子注入技术具有加工温度低、大面积注入杂志仍能保证均匀、掺杂种类广泛等优点。原理：

9、用一台离子加速器加速杂志粒子向前运动，轰击硅晶圆表面，最后杂志粒子能量损失后，渗入到晶圆内部停留下来形成。漏源自对准：离子注入可以使用光刻好的薄膜材料作为掩膜来形成对准方法。,扩散和离子注入的对比,离子注入,注入损伤,注入损伤：带有能量的离子进入半导体衬底，经过碰撞和损失能量，最后停留下来。电子碰撞：电子激发或新的电子空穴对产生原子核碰撞：使原子碰撞，离开晶格，形成损伤，也称晶格无序,晶格无序,退火,由于离子注入所造成的损伤区及无序团，使迁移率和寿命等半导体参数受到严重影响。大部分的离子并不位于替位位置为了激活注入的离子，并回复迁移率和其他材料的参数，必须在适当的时间与温度下将半导体退火。,8

10、 常用工艺之五：薄膜制备,目的：通过物理或化学方式在硅晶圆上淀积材料层，来满足集成电路设计的需要，如金属、多晶硅及磷化玻璃等。常用方法：氧化、物理气相淀积和化学气相淀积,8 常用工艺之五：薄膜制备,四种薄膜：氧化膜；电介质膜；多晶硅膜；金属膜,8 常用工艺之五：薄膜制备,（1）氧化SiO2的作用屏蔽杂质、栅氧化层、介质隔离、器件保护和表面钝化SiO2的制备需要高纯度，目前最常用的方法是热氧化法。主要分为干氧氧化、水汽氧化和湿氧氧化三种。氮化硅的制备主要用作：金属上下层的绝缘层、场氧的屏蔽层、芯片表面的钝化层。,8 常用工艺之五：薄膜制备,生产SiO2,8 常用工艺之五：薄膜制备,氧化质量,物理

11、气相淀积,（2）物理气相淀积利用某种物理过程，例如蒸发或溅射，来实现物质的转移，即把材料的原子由源转移到衬底表面，从而实现淀积形成薄膜。金属的淀积通常是物理的。两种方法：真空蒸发；溅射,物理气相淀积,物理气相淀积,标准（离子束）溅射：离子束被加速，撞击靶材表面长程溅射：用于控制角度分布校直溅射：用于填充高宽比较大的接触孔，防止空洞底部还没有完全填充，其上部开口就被封闭起来。,化学气相淀积,（3）化学气相淀积化学汽相淀积是指通过气态物质的化学反应，在衬底上淀积一层薄膜材料的过程。CVD膜的结构可以是单晶、多晶或非晶态，淀积单晶硅薄膜的CVD过程通常被称为外延。,化学气相淀积,CVD技术具有淀积温

12、度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点。利用CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的sio2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等。作用：外延层，二氧化硅膜，多晶硅膜，氮化硅膜,化学气相淀积,CVD生长的二氧化硅：用作金属间的绝缘层，用于离子注入和扩散的掩蔽层，也可用于增加热氧化生长的场氧化层的厚度热生长的二氧化硅：具有最佳的电学特性。可用于金属层之间的绝缘体，又可用作器件上面的钝化层,主要内容,3.1半导体基础知识3.2 工艺流程3.3 工艺集成,3.3 工艺集成,1 制作流程2 无源器件3 双极集成

13、电路制造流程CMOS工艺,1 制作流程,1 制作流程,2 无源器件,1、电阻（1）淀积：淀积电阻层，然后光刻刻蚀（2）扩散或离子注入：在硅衬底上热生长的氧化层上开出一个窗口，注入或扩散与衬底类型相反的杂质。,电阻,电阻,电阻值计算，xj为结深当W=L时，G=g1/g用R表示，称为方块电阻，单位为欧姆，习惯上用/表示。,2 无源器件,2、电容基本上分为两种：MOS电容和P-N结电容（1）MOS电容：重掺杂区域作为极板，氧化物作为介质单位面积的电容为（2）P-N结电容：N+P结电容，通常加反向偏置电压,电容,2 无源器件,3、电感：薄膜螺旋电感过程：硅衬底热生长或淀积一层厚氧化物；淀积一层金属，形成电感的一个端子；再淀积一层介质，通过光刻和刻蚀确定出一个过孔；淀积第二层金属，同时过孔被填充；在第二层金属上光刻并刻蚀出螺旋图形作为电感的第二个端子。,电感,3 双极集成电路制造流程,双极集成电路最主要的应用领域是模拟和超高速集成电路。每个晶体管之间必须在电学上相互隔离开，以防止器件之间的相互影响。下图为采用场氧化层隔离技术制造的NPN晶体管的截面图，制作这种结构晶体管的简要工艺流程如下所示：,