四位二进制乘法器的设计与实现.docx
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1、I位二进制乘法器的设计与实现设计一个乘法器,实现两个四位二进制数的乘法.两个二进制数分别是被乘数AAA4和乘数 B3B3F0被乘数和乘数这两个二进制数分别由上下电平给出.乘法运算的结果即乘积由电平指示灯 显示的二进制数.做到保持乘积、输出乘积,即认为目的实现,结束:运算.2. 总体设计方案或技术路线总体思路:将乘法运算分解为加法运算和移位运算c根据Bi的值决定局部积P与A相加或与0相 加,之后移位,经过四次以上运算后得到最终的乘积.对于4位乘法器而言,设A=1011.B=1101.那么运算过程可由下列图所示.从乘法运算过程可知, 乘法运算可分解为移位和相加两种子运算,而且是屡次相加运算,所以是
2、一个累加的过程.实现这一 累加过程的方法是,把每次相加的结果用局部积P表示,假设B中某一位Bi=l,把局部积P与A相加 后右移1位:假设B中某一位Bi=0,那么局部积P与0相加后右移1位相当于只移位不累加. 通过4次累加和移位,最后得到的局部积P就是A与B的乘枳.1011X11011011000010111011 000为了便于理解乘法器的算法,将乘法运算过程中局部积P的变化情况用图3表示出来.存放局 部积的是一个9位的存放器,其最高位用于存放在做加法运算时的进位输出.先把寄存器内容清零, 再经过4次的加法和移位操作就可得到积.注意,每次做加法运算时,被乘数A与局部积的P744位相 加.设A=
3、1011,数11与那么结果如下列图所示D- D- Di D; 9工Dj Q:00000000初始状态010110000与1011相加01 0101 1000右移1位与0000相加01_0IIIN111Q1 Q00010100右移L位0hl10i| H100与101】相加右移1位00110111010001111 | 0与1011相加010001111右移1位技术路线:实验中,将乘法器电路分为三个局部分别设计,分别是时钟电路,乘法限制电路,乘法运 算电路.(1) 时钟电路:由一个D触发器和一个非门组成,D触发器为二分频接法.时钟电路共产生戏,CLK, 直衣三个不同于原时钟CP的时钟,其中方是存放
4、器1,2的时钟,CLK是存放器3,4的时钟, 了灰是计数器,限制端D触发器的时钟.(2) 乘法限制电路:由一个D触发器,一个计数器和两个与非门组成.计算信号S由数据开关输 入终止信号i4由计数器产生,计算信号S通过D触发器产生限制信号S和6,限制信号S 和终止信号i4通过二输入与非门产生限制信号-i4,限制信号S,限制信号-i4和时钟CLK 通过三输入与非门产生限制信号Csl.限制信号S限制存放器L2和计数器的清零端,限制信 号6限制存放器3的SL存放器4的SO和SL限制信号T4限制存放器3的SO,计数器的EP 和ET,元件K(三输入与门)的开启与封闭,限制信号Csl限制存放器1和2的SK(3
5、) 乘法运算电路:由四个存放器,一个加法器和四个元件K(三输入与门)组成.被乘数A和B 分别由存放器4和3输入,乘枳由存放器2和3输出,加法运算由加法器完成,移位运算由 存放器1,2和3完成3. 实验电路图说明:被乘数AAA4和乘数B3B出B.分别由存放器4和存放器3的A1A3A2A1和B4B3B2B1在并行 置数端置入乘积由存放器2和存放器3的输出端C8C7C6C5C4C3C2C1输出.CP为连续脉冲时钟信号, 频率可以自行设定-S为计算信号,初始时为0.存放器1和存放器2的S0,计数器的LD,存放器3和 存放器4的Rd,D触发器的Rd和Sd均保持为1状态,存放器1的ABC,加法器的CO,存
6、放器1的Dsr 均接地.其余管脚不接.整体电路图:C8CTC6C5C4C3C2C1其中K元件实际为三输入与门如下所示AiBi-i4Ai时钟电路图:CPCPDD触发器Q0 O 1CLK-乘法控制电路4. 仪器设备名称、型号存放器均选择4位多功能移位存放器74LS19E加法器选用4位二进制超前进位加法器74LS283, 计数器选用十六进制异步清零计数器74LS161,D触发器选用上升沿双D触发器74LS74,四输入与 非门选用三个74LS20,二输入与非门选用两个74LS00,直流稳乐电源,实验箱,导线假设干.5. 理论分析或仿真分析结果L初始状态:A4A3A2Al和B4B3B2B1均为0,S为C
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- 二进制 乘法器 设计 实现
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