功率集成中的ESD保护技术.docx

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1、静电放电(Electrostatic Discharge, ESD )是造成大多数的电子组件或电子系统 受到过度电性应力(Electrical Overstress , EOS)破坏的主要因素。这种破坏会导致 半导体器件以及计算机系统等，形成一种永久性的毁坏，因而影响集成电路 (Integrated Circuits, ICs)的电路功能，而使得电子产品工作不正常1。据报道， 集成电路35%的失效是由于ESD引起的，IC行业每年因ESD而带来的损失达几十 亿美元。早些时候，齐纳二极管是主要的保护器件。随着半导体IC技术的发展以及 ESD保护要求的提高，更多的结构被用来当做ESD保护，如BJT、

2、MOS、SCR。 器件通常是由于ESD导致迅速产生的热量或者快速建立的强电场而遭到破坏。在 按比例缩小的CMOSX艺中，为了获得高速低功耗的电路性能，MOS器件具有更 浅的结深，更薄的栅氧，轻掺杂漏区(LDD)结构以及slicided (硅化物掺杂) 注入，而这些先进的工艺使得ESD保护结构的性能大大降低了2。为了克服这些 先进工艺对ESD保护结构的影响，同时不影响电路的性能，工艺上通常通过增加 额外的掩模版(Mask)来解决，但这又大大增加了制造的成本。因此，需要研究，。 保护结构的保护机制，设计出性能优良的结构以降低成本。芯片级ESD保护的本质有两种：运用低阻的泄放路径安全地消去瞬间大电

3、流来防止硅的热损伤和金属的互联；将巨大的ESD电压脉冲嵌位在安全的电压 值以防止介质的击穿3。完整的ESD保护应该是对整个芯片的保护，关键点是 在芯片上每一个pin脚与其他任一 pin脚之间创建一条有效的泄放通道。功率集成中的ESD保护分为低压保护、高压保护和接口电路的保护，本节 将通过这三个方面一一阐述功率集成中ESD保护的基本内容与设计方法。1 ESD Protection in CMOS Integrated Circuits2 Advanced Signal Processing, Circuits， and System Design Techniques for Communica

4、tions3 on-chip esd protection for IC1、低压保护为了防止ESD情况下内部电路形成大电流泄放通道，基本原则是采用低压半 导体器件进行保护。主要器件包括：电阻，二极管、MOS管、BJT和SCR等。接 下来一一介绍各个器件在ESD情况下的工作方式。1.1电阻在ESD保护中，一般不会把电阻当做主保护器件来使用，通常是将它作为限 流电阻与其他保护器件共同泄放ESD电流。由于多晶电阻热特性较差，作为ESD保护器件，一般采用扩散电阻。其I-V曲线如图1所示。SnapbackbneakdownVoltage图1全电压范围电阻的I-V特性曲线在低电压的情况下，电阻的电流与电压

5、之间呈线性（欧姆）关系；随着电压 继续增加，当电阻内部的电场E=104Vcm-i时，载流子漂移速率达到饱和，此时 Vs50cm/s。之后，继续增大电压只会增加电场，而电流基本保持不变，此时电 阻进入饱和区；当电压进一步增加，电场随之增加并最终达到产生碰撞电离的阈 值，电阻中产生大量的空穴。当电子空穴对足够多，空穴电流对整体电流的贡献 足够大时，电压降低，产生负阻（snapback）现象。对于掺杂浓度很低的电阻， 其snapbac往是由自加热效应导致的而非由雪崩击穿造成。Ajith Amerasekera and Charvaka Duvvury,ESD in Silicon Integrate

6、d Circuits.Texas:Wiley, 2002,71-104当snapback发生以后，由空穴和电子共同导电，从而继续的自热效应将使得 硅达到熔点，器件最终烧毁。同时，由于负阻效应的存在，将有电流细丝（Current filaments）现象的发生，硅将在更低的电流条件下发生融化。1.2二极管二极管是最简单的电压钳位器件，也是ESD保护结构中使用很广泛的一种器 件，在早期，深受广大设计者的喜爱。作为ESD保护器件，二极管可以工作在正 向和反向两种工作状态下，图2所示为二极管工作在两种不同的偏置条件下的I-V 特性示意图。ca)nonQ0.5 V Voltage(b)反偏(a)正偏图2

7、 PN二极管I-V特性曲线VDD输入PAD内部电路VSS图3二极管用于ESD保护的一般形式图3为通常情况下二极管做为主ESD保护器件的电路形式。此类电路在ND、 NS、PD、PS四种测试模式下，分别用到二极管的正向导通和反向击穿特性来泄 放ESD电流，其中，电阻起的是限流的作用。这里简单介绍一下四种测试模式：1、ND模式：VDD脚接地，负的ESD电压出现在该I/O脚对VDD脚放电，此 时VSS与其它脚浮接；2、NS模式：VSS脚接地，负的ESD电压出现在该I/O脚对VSS脚放电，此时 VDD与其它脚皆浮接；3、PD模式：VDD脚接地，正的ESD电压出现在该I/O脚对VDD脚放电，此 时VSS与

8、其它脚皆浮接；4、PS模式：VSS脚接地，正的ESD电压出现在该I/O脚对VSS脚放电，此时VDD与其它脚皆浮接;1.3 BJT/MOS一般电路的ESD保护都是依靠BJT, MOSFET和SCR以及基于这些器件的保 护电路对ESD电流进行泄放，而BJT是这些行之有效的保护手段的基础，所以理 解BJT在ESD保护中的工作原理具有重要的意义。图4 （a）ESD保护器件NPN BJT的剖面图（b）BJT在ESD条件下的I-V特性曲线图4（a）为作为ESD保护器件的NPN BJT的剖面图，其中R为连接发射极和 基极的电阻。图4（b）为BJT在ESD条件下的I-V特性曲线。当ESD正向脉冲出现在BJT的

9、集电极时，集电结反偏，当集电极电压增大到 集电结反向击穿电压时，集电结发生雪崩击穿，对应为I-V曲线图上的点（Vb,Ib）。 雪崩产生的电子从集电极被抽走，成为集电极电流的一部分；而空穴电流流经电 阻R到达VSS，在R上形成压降，抬高基区电势。随着电流的增大，R两端的压 降逐渐变大，VBE最终达到发射结的正偏开启电压Von，使得BJT开启，对应为I-V 曲线图上的点（Vt1,It1）。这时，在大电场下，不再单独需要通过离子碰撞来穿产 生空穴-电子对，因此集电极电压下降，瞬间回落发生，晶体管进入负阻区即 snapbackg，此时，形成了一条低电阻的电流泄放通道，集电极电压被钳制在一 个较低的电压

10、Vh下，对应为I-V曲线图的点（Vh，Ih）。其中，Vt1（triggering voltage） 称为触发电压，Vh（hold voltage）称为维持电压。由于电流的增加，注入基区的 空穴导致基区空穴浓度的急剧增大，从而使BJT的电流放大倍数降低。BJT电流 放大倍数的降低使得Vh之后电压随着电流的增大而增大。当集电极电压继续加 大，电流密度不断增加，载流子在电场下加速运动，通过碰撞使晶格温度急速上 升，电流电压不再稳定，最后出现热击穿，电压迅速下降，二次击穿产生。此类器件的抗ESD能力与该器件的二次击穿电流It2密切相关。当泄放电流大 于该器件的It 2之后，器件将出现不可恢复的损伤。若

11、是负的ESD脉冲加在集电极 上时，上述BJT将在BE结正偏形成电流泄放路径。MOS器件的有效泄放机制以及具有与C MOSX艺兼容的特性，使得MOS器 件成为当前运用最广泛的ESD保护结构。MOS器件的ESD泄放原理与Bipolar# 同，本书以一种简单也是最常用的ESD保护器件GGNMOS(grounded-gate NMOS, 栅接地的NMOS)为例进行介绍。图5为普通GGNMOS保护结构示意图，栅端 (gate)、源端(source)和衬底(bulk)一起短接到地，ESD电流通过GGNMOS 的漏端进入器件内部。图5 GGNMOS的剖面图当ESD电压来临时，漏端和衬底间的NP结首先发生雪崩

12、击穿，雪崩产生的 电子从漏端被抽走，成为漏电流的一部分；产生的空穴则沿着电场的方向进入衬 底区，抬高衬底电势。由于衬底等效电阻Rb的存在，随着衬底电流的增大，Rb 两端的压降逐渐变大，最终使源衬结正偏，寄生NPN晶体管开启。当寄生BJT开 启后，GGNMOS对ESD电流的泄放和IV特性与上述BJT的相同，这里就不再赘述。就上述描述可知，MOS和BJT在做ESD保护器件时，与二极管相比，MOS 和BJT具有二极管所不具有的负阻特性，可以将电压钳位在一个较低的值，因此 能更好的为电路提供有力的ESD保护。而MOS较BJT而言，更容易控制其工作状 态，不影响内部电路的正常工作。基于这两个原因，MOS

13、管逐渐取代二极管， 成为目前ESD设计的主流器件。1.4可控硅整流器(SCR)随着为提供足够ESD保护而花费的面积越来越大，可控硅整流器(SCR)的优 势逐渐展露出来。SCR能在相同的面积下具有更高的电流泄放能力，因此被称为 最有效率的防护器件之一，也成为目前研究的热点。阳R , n-well:PNPNPN p-well阴极1(a)(b)图6 CMOS工艺中的横向SCR剖面结构示意图及其等效电路图SCR器件是由P-N-P-N四层半导体结构组成。如图6所示，此四层结构依序为 P+ diffusion、N-well、P-well、N+ diffusiono SCR的工作机理与CMOS工艺中的 “闩

14、锁现象”的工作机理类似。从图中可以看出SCR的等效电路结构为两个三极 管和两个阱电阻构成。若只是上述的P-N-P-N结构，该SCR器件的击穿电压等效 于CMOSX艺下N-well与P-well之间的击穿电压。SCR在ESD脉冲下的工作曲线与 MOS的类似。当正向的ESD脉冲电压高于SCR的击穿电压时，产生的雪崩电流在 Rn-well上的压降逐渐增大，当压降达到了 PNP三极管的BE结的开启电压，从而 使得PNP管开启。随着电流的增加，继而Rp-well上的压降达到了 NPN三极管的 BE结的开启电压，而NPN管的开启反过来增加了流经Rn-well的电流，形成了一 个正反馈。最终PNP三极管和N

15、PN三极管都会进入饱和区，阳极和阴极端之间的 电压会被钳位在SCR的饱和压降处，因此会有一个明显的snapback现象。当SCR 器件进入snapback区域之后，随着外加ESD脉冲电压的继续增加，器件的电流值 随之增加。此时N阱和P阱形成的反向PN结已经雪崩击穿，SCR器件等效为一个 阻值很低的“雪崩电阻”。当流经SCR器件的电流足够高时，N阱和P阱形成的结 区域会产生很多热载流子，热载流子的产生加剧了电流的积聚，于是区域的温度 也会急剧上升。当温度超过了硅材料的熔点，SCR器件就会进入二次击穿状态。 SCR在其他的ESD脉冲下的工作方式也类似，这里就你不叙述。在由于掺杂浓度较低，此SCR击

16、穿电压高达3050V(根据工艺条件而定)。如 此高的触发电压使得这种普通的SCR结构不能直接用于低压电路的ESD保护之 中26。通常会通过在加入短沟道NMOS器件等以降低其触发电压，也有其他的 改进方式。然而，SCR结构本身的四层三结结构也存在着导致CMOS闩锁效应 (Latch-up)的问题，因此并未得到业界广泛的使用。26李冰，杨袁渊，董乾.基于SCR的ESD器件低触发电压设计.硅微电子 学,2009,29(4),561-5652、高压器件高压保护一般是通过自保护和外接保护两种方式进行保护。由于在ESD应力 下，高压器件存在一些特殊的问题使得设计更加困难。-nmm 里 caE.- Brea

17、kdown voETgE8B毋oxa-e B零 kCLon o奋 g3ESO1 Protection WindowHolding VatlaigeLatch-up Issue ! Voltage (V)高压情况下，需要在一定的电压范围内控制器件的触发电压和维持电压，以 保证其具有好的ESD特性ESD保护器件的Vt1应该比内部器件的结击穿电压和栅 氧击穿电压小，这样可以更有效的保护内部电路。而维持电压Vh应比工作电压 VDD大，来抑制闩锁效应。因此设计的ESD保护器件的工作曲线应该在ESD 保护窗口内，如图7所示。2009 Source-Side Engineering to Increase

18、HoldingTrigger Voiiage :工拘Vhd iiBrrji , Fail 1。Protect图7典型ESD保护器件的IV曲线设计窗口用于高压保护的器件主要包括高压MOS、SCR以及IGBT。2.1高压MOS结构：在低压集成电路中，MOS广泛的作为ESD保护器件使用。这样的保护结构都 是通过寄生BJT来泄放电流。高的工作电压使高压MOSFET的ES D性能远远低于 MOSFET在低压情况下的性能。高压IC中很难运用这种寄生BJT的形式作为保护 器件，主要的原因是：（1）器件具有非均匀电流传导的特性，即电流集中效应；（2）器件对软泄露退化的敏感性；（3）多指条器件不均匀开启的现象；

19、（4）latchup或latchup-like问题很严重。在功率ICs高压电路ESD保护中，尤 其是ESD电源钳位电路，一是因为电源电压很高，二是因为高压ESD器件具有很 强的snapback特性，维持电压很低，所以要把ESD钳位电路的维持电压设计的比 电源电压高是非常困难的。接下来介绍的是一种运用简单的设计方法来解决高压MOS器件电流集中的 现象。2.1.1高压MOS器件的设计：漏端扩展结构ESD性能依赖高压MOS中的电流泄放路径，而ESD泄放的电流一般是在器件 漏端靠近栅处集中并产生热击穿，因此漏端注入区到多晶硅栅边缘的间距影响着 器件的ES D性能。使用漏扩展结构(Drain Expan

20、d MOSFET, DEMOSFET)可以有效 的解决电流集中的问题。常规的DEMOS如图8所示。这种结构是通过设计长的 N-漂移区，使雪崩击穿发生在漏区的A点附近，较原始结构远离了沟道区，可以 在一定程度上提高二次击穿电流。通过电流仿真可知，在漏区边缘处B点产生电 流集中形成了热点，导致热击穿，如图9。由此可见该结构没有彻底解决电流集 中的现象。(A Novel ESD Protection Device Structure for HV-MOS Ics；)图8常规的DEMOS结构图图9常规DEMOS的电流分布为了缓解电流集中效应，如图10，在N-和N+之间插入一个N+注入区。其 中，区域C

21、为N+ ballast区和N-注入区的交界处，区域D为N+ ballast区和N+注 入区的交界处。在发生ESD时N+ ballast区保持一个适当的方块电阻，可以起到限 流作用，并产生一个独立的雪崩击穿点。图10改进的DEMOS结构图这个结构可以将电流路径分裂成两条不同的路径：一条是通过浅的N+ballast区，另一条是通过较深处的衬底。因为存在两条电流路径，分散在栅长方 向的电流分布，从而减小了电流集中效应。这样，ESD电流产生的热量被分散到 三个相互分开的区域C、E、F，从而承受ESD能量的空间扩大，器件的温度上升 的速度降低，抑制了热点的形成。另外，从以上的分析可知上述的结构可以有效的

22、抑制器件的soft leakage现 象。这是因为：Soft leakage是由于热载流子注入场氧使得器件的漏电流在ESD脉 冲下增大的现象，而降低电流集中可以缓和soft leakage的产生。2.1.2高压MOS器件的设计：栅耦合技术为了得到较好的ESD特性，通常是使用多指条(finger)的MOS管。高压 MOSFET在ESD脉冲下呈现出很强的snapback，这通常会引起多finger器件开 启不均匀的现象。造成多finger MOS管开启均匀性问题的原因，普遍被认为是 缺乏足够的整流电阻去保证电流到达每一根MOS管的大小一致，足够的整流电 阻可以避免某一根或几根MOS管先开启承受ES

23、D电压，致使整个保护电路发生 损毁。因此，很多研究都是着眼于如何提高器件栅边缘到漏端的整流电阻来改善 器件的均匀开启性，如增大栅到漏接触孔的距离(Gate to Drain Contact Spacing， GDCS)，然而这在目前Silicide工艺盛行的今天，此种方法不仅浪费版图面积， 而且效果也愈来愈不明显27。为了解决不均匀开启的问题，可以在高压MOS中加入如下图所示的栅耦合 技术(gate-coupling)，即在栅上加上RC触发电路，如图12所示。发生ESD现象 时，由于电容C的存在，在MOSFET的寄生晶体管还没开启前就存在一定的栅压， 这样就减小了 ESD保护器件的触发电压，未

24、开启的finger可以在已经开启的finger 发生二次击穿前被触发开启，实现了多finger器件的均匀开启。电阻R的作用是在 MOS开启之后为栅提供泄放通路，防止持续泄露。图12运用栅耦合技术的MOS2.1.3高压MOS器件的设计：DMOS结构DMOS器件是高压ESD保护中常用的MOS结构。当运用DMOS作为ESD保护 器件时，由于其维持电压很低，容易发生latch-up现象。为了避免这个现象，一 般是通过提高其维持电压来实现。堆叠的结构(stacked configuration)是提高高压器件维持电压的一种有效的 方法。这种结构可以线性地增加器件的维持电压，而对泄放电流2仅仅只有轻微 的

25、减小，并具有良好的温度特性。但这种结构使得器件的触发电压提高，虽然可 以采用衬底触发(substrate-triggered)技术来降低触发电压，但并不能有效的解 决这个问题。而且这种技术需要很大的芯片面积有一种方法是通过对LDMOS的源端进行优化：减少源端2的面积，并在源 端注入区下加入埋层PBI，这种方法可以提高维持电压，且It2变化很小。具体实 现方式如下：(2009 Source-Side Engineering to Increase Holding)图13为N沟道LDMOS的剖面图，在ESD脉冲到来时，漏端的高电流注入导 致的大面积的漏扩展，几乎所有从源端的N+区来的电子都不经过P

26、-Body的复合 直接进入漏端。从源端注入到漏端雪崩击穿区域的电子，加剧了雪崩区空穴电子 对的倍增生成。因此，源端注入的电子浓度是影响nLDMOS维持电压的一个重要 原因。图14所示的是一种对源端进行优化的LDMOS结构，是将一部分原始的源端 N+注入区换成P+区，注入区下的PBI层是一个P型埋层，以此来增加电子的复合 率，从而减小从源端流出的电子。其中寄生 NPN BJT由(N+/NDD/HVN-Well) -(P-Body/PBI) -(N+)形成。实验结果表明：源端有埋层PBI并且有P+注入的结构比没有埋层或没有P+注 入的结构有更高的维持电压，从而可以改进LDMOS的latch-up现

27、象。图13 NLDMOS的剖面图PADP-sub图14源端优化的NLDMOS还可以采用场氧(FOD)器件串联(stacked-field-oxide)的方式来解决维持 电压过低的问题。(2005 The impact of low-holding-voltage issue in high-voltage CMOS technology and the design of latchup-free power-rail ESD clamp circuit for LCD driver Ics)Body Source Gm也Drainsfl/ N+JL F+厂 gTP-ep .N-wellP-w

28、ellN-WQllNBLP-sub图15原始的场氧器件FOD1FOD2Cl B1 E1 B1 C1C2 B2 Ei B2 C2J、 J,工Jr I、 Jr凹STI晅坛Tl匝坛Tl,回STI您;STI 函 STI回STI愿ST屈X $TI回SNm白 11P-wellNovellP-epiN-w&llP-wellNewell:NBLHNBLPsub图16串联形式的场氧器件图15是原始结构，图16是两个器件的串联结构，该串联场氧结构在snapback 区的维持电压是单个FOD器件的两倍。串联场氧结构中的各个FOD器件被NBL 从P衬底隔离开。开启电流可以流经每个FOD器件中级联的寄生三极管，从而实

29、现串联场氧结构维持电压的叠加。因此，串联场氧结构的维持电压可以通过增加 级联的FOD器件的数量线性增加。并且串联场氧结构的电流与单个FOD器件相 比，仅仅有轻微的减小。此外，该结构具有良好的温度特性。但这种串联方式使得器件的触发电压提高，此时可以采用衬底触发 (substrate-triggered)技术来降低触发电压，以确保有效的ESD保护。在功率ICs高压电路ESD保护中，latchup或latchup-like问题是很严重的，尤其 是ESD电源钳位电路。一是因为电源电压很高，二是因为高压ESD器件具有很强 的snapback特性，维持电压很低，所以要把ES D钳位电路的维持电压设计的比电

30、 源电压高是非常困难的。该串联场氧结构可以很好的解决这一问题，通过调整在 电源轨之间ESD钳位电路中不同数量甚至不同类型的串联ESD器件(NMOS, SCR, orFOD)，串联结构总的维持电压可以设计的比电源电压高。即使该串联结构在 电路正常工作条件下，被电源线上的瞬态噪声(noise transient)或假信号(glitch ) 误触发，只要串联结构总的holding voltage比电源电压高，latchup或latchup-like 问题就不会发生。因此，不需要调整高压CMOS工艺，就可以成功的克服瞬态 诱发的latchup问题。在ESD应力下，为提供对内部电路有效的ESD保护，可以

31、用 基于RC的ESD探测电路来现实衬底触发18。RC ESD探测电路可以检测ESD脉 冲以提供触发电流到stacked structure，然后stacked structure可以快速的开启泄放 ESD电流。除此之外，高压MOS/DMOS还存在Double Snapback的现象，如图17所示。与 低压器件一样，第一次snapback都是由雪崩击穿和寄生BJT的开启引起的。雪 崩首先发生在NBL/p-well结，图18(a)是该器件在第一次snapback时的电流 分布图，可以看出电流纵向地流入NBL区。由于存在较长的流过轻掺杂阱区的 电流路径，第一次snapback的导通电阻是很大的，如图

32、1所示。当电流进一步 增加，器件进入大注入条件，Kirk效应发生。基区push-out effect效应导致最大 电场从低掺杂的pn结(NBL/p-well结)转移到高掺杂pn结(n+/ n-well结)。因为 在高掺杂区有更高的倍增因子，强的第二次snapback发生，使维持电压变得更 低。图18(b)是该器件在第二次snapback时的电流分布图，电流路径从纵向变 为横向，并且此时导通电阻变的更小。低掺杂漏区的掺杂浓度和结深是影响double snapback特性的主要因素，因为 这些因素直接影响base push-out effect的过程，增加低掺杂漏区的掺杂浓度和结深 会延缓空间电荷

33、区边缘向n+/ n-区的移动，因此会使器件延迟进入 second snapback 状态。(Double Snapback Characteristics in High-Voltage nMOSFETs and the Impact to On-Chip ESD Protection Design)图17 LDMOS的结构和double snapback的TLP测试曲线图18电流的分布图2.2 SCR器件从以上的分析可以知道，不管是普通MOS结构还是LDMOS结构，即使解 决了器件本身的问题外，高的ESD能力都需要大的芯片面积，如栅耦合技术 （gate-coupling）中需要在高压NMOS

34、的栅上加上一个很大的电阻，从而大大增 加了芯片面积。在相同面积下，SCR是在所有的结构中ESD能力最强的器件， 因此在ESD保护中经常被使用。SCR的使用方式分为内嵌在I/O器件中和单独 做ESD保护器件。在高压应用中，为了提高输出端的驱动能力，输出端器件通常具有很大的尺 寸并且能承受很大的电流，器件本身就具有较强的抗ESD能力。但是高压器件 （主要指高压MOS/DMOS器件）的强snapback特性导致其具有低的维持电压， 以及在二次击穿发生前器件的漏极泄漏电流单调增加，会导致器件性能退化。这 些问题给输出驱动的自保护带来了极大挑战。一个比较好的解决方法是采用内嵌 的SCR结构，以下分别介绍

35、了 MOS和DMOS器件中内嵌SCR结构。在MOSFET中内嵌SCR的结构：如图19（a）的器件为原始的MOS结构， 图19（b）所示的是由高压NMOS改进的SCR结构，与原始结构相比，去掉了 原始场氧下的N-drift区，并把漏端N+注入区的中间一部分换成P+注入，形成 SCR 结构。（The Impact of N-Drift Implant on ESD Robustness of High-V oltage NMOS with Embedded SCR Structure in 40-V CMOS Process）BulhSource Oaie ； P j DrainP-substra

36、te(b)图19原始的MOS器件（a）和由此改进的SCR器件（b）在ESD情况下，SCR的击穿电压与 NMOS的击穿电压一样，都是由 N-grade/HV Pwell结决定。当ESD脉冲电压大于N-grade/HV Pwell结的雪崩击 穿电压时，HVNSCR被触发开启进行ESD电流的泄放。从高压MOS的工作原理知道，ESD的损坏一般发生在漏端靠近栅的地方， 因此图中漏端注入到多晶硅栅之间的间距D影响着器件的ESD性能。D的增大 使得器件的阴极和阳极之间的间距加大，因此通过增加间距D，可以有效的提高 SCR的维持电压。在HVGGNMOS中只有漏端雪崩击穿产生的空穴电流在HVP阱中聚集来开 启横

37、向的寄生npn管，而在HVSCR中，由于两个寄生BJT的开启，电流可以流 向更深的P阱中，能够更均匀的泄放ESD电流，从而具有更强的ESD能力。这里通过去掉原始结构的漂移区（N-drift）来优化器件的ESD性能，提高 It2。主要是由于在没有漂移区的情况下，ESD电流可以流向更深的HV P阱，抑 制了沟道表面的电流集中现象，从而可以泄放更大的电流。接下来介绍的是一个DMOS器件通过内嵌SCR的方式进行ESD保护的结构。 图所示的就是在NLDMOS内嵌SCR的结构。（2006 A new Principle for a Self-Protecting Power Transistor Arra

38、y Design）图20 LDMOS内嵌SCR的等效电路图下图为该结构的具体实现方式：图21 （a）为原始NLDMOS器件剖面结构;（b）图是在原始器件的基础上在漏端加入P+注入区形成SCR保护结构；（c） 图为具体的版图实现方式，即在不增加芯片面积的基础上有效的提高ESD能力。bITsTbl n+PBODYnwellN-epiGNDPAD1：nnG3I 1 DIp+in+TIn+f p+ n_PBODYNWELLN-epiPAD（a）（b）（c）图21原始的NLDMOS剖面结构图（a）、改进的内嵌SCR结构图（b）和版图实现形式（c）除了上述内嵌SCR的运用外，SCR还可以单独作为ESD保护

39、器件。当SCR 作为单独的保护器件时，可以自由地对SCR结构进行一些优化设计，从而提高 其ESD能力。众所周知，SCR器件具有较低的维持电压，其值通常低于电路的电源电压， 容易发生latch-up现象。所以在SCR设计时最重要的是要提高器件的维持电压。 在此之前，有多种新型的SCR结构被提出用来增大维持电压。这里主要介绍两 种器件：高维持电压的LVTSCR(Low voltage trigger SCR)和栅控高压SCR (Gate Control SCR)。这里介绍的高维持电压的LVTSCR是一种基于降低寄生三极管的发射结面 积来增大维持电压的结构。如图22所示，在ESD脉冲条件下，寄生BJ

40、T2和BJT1 相继开启，从而SCR被触发。一种增大维持电压的方式是通过降低阴极N+和阳 极P+区域的有效面积使两个寄生BJT的发射结注入效率降低。结构的实现方式是 采用分段布局减小有效的发射极面积，如图23所示。图中BJT1 50%的P+发射极 被N+代替，BJT2 50%的N+发射极被P+代替。(Novel Silicon-Controlled Rectifier (SCR) foHigh-Voltage Electrostatic Discharge (ESD)Applications)图22 (a)SCR器件的剖面图，(b)SCR器件的等效电路图图23减少发射极面积的版图实现方式图24

41、为改进前后的TLP测试结果，黑色线为原始器件的TLP曲线，红色线为 改进后的TLP曲线。由TLP测试结果看，当采用了这种分段布局的方法后，维持 电压有了显著的上升。01020W 4050VoLaftc(Y)6070Leakage Current (VJIE-9 IE 8 IE-7 IE-6 IE-5 IE-4 E-30.016 5 4 3 2s 5 4 3?图24原始器件和改进器件的TLP测试图这种分段SCR增大阱接触的数目使阱的导通电阻减小，因而具有稍高的触发 电压。不同的分段比例也会对SCR的保持电压产生不同的影响，当比例从3:1降 到1:1 （发射极块数：阱接触块数），保持电压很快的增加

42、，但是继续减小这个比 例不会增大SCR的保持电压。另一个重要的结论是二次击穿电流It2随着分段比 例的降低而降低，这是因为发射极面积的减小导致了电流更集中。另外，器件参数D5和D6也会对SCR的维持电压产生影响。随着D5和D6 增大，两个BJT的基区宽度和集电极电阻随之增大，继而维持电压增大。图25所示的是一种栅控高压SCR（GCSCR）。改变栅上的电压，就可以调 整GC-HVSCR的维持电压。这个设计可以在正常工作状态下有效的抑制闩锁效 应，而在 ESD 脉冲情况下提供强的保护。（2008 A Gate-Controllable High-Voltage SCRDevice with Hig

43、h Performance in ESD Protection and Latch-up Immunity)图25 (a)为剖面图，图25 (b)为等效电路图。电路结构是在普通HVSCR 的阳极和阴极之间加入？+区，并集成了一个NMOS, NMOS的源端接在SCR阴 极，漏端与P+注入区连接。GC-HVSCR的维持电压可以通过改变NMOS的工作 状态来调整。一旦NMOS工作在开态，P+注入区就相当于接在阴极，而且只有 寄生的PNP BJT开启，因此GC-HVSCR的维持电压可以上升到比电源电压高， 闩锁现象就会被抑制。当NMOS处于关态时，GC-HVSCR的维持电压减小，这 样就可以提供更加有

44、效的ESD保护。因此，通过改变NMOS上的栅压，就可以 有效的控制SCR的维持电压。图25栅控SCR的剖面图和等效电路图2.3 LIGBT保护器件横向绝缘栅场效应晶体管(LIGBT)与LDMOS晶体管在结构上的唯一不同之 处在于将其漏极N+注入区改为P+注入区，这一个小小的改变却使器件特性发生 了质的改变。LIGBT除了具有MOS器件的高输入阻抗和BJT的高电流导通能力之 外，工作在导通状态时显示出低的导通压降，因此它也可以被设计成ESD保护器 件。(Novel 190V LIGBT-based ESD protection for 0.35u m Smart Power technology

45、 realized on SOI substrate)KGAN+ PP+/P+N-外延P衬底图26 LIGBT的器件结构图器件基本结构如图26所示。LIGBT的基本工作原理是：当栅极施加正电压 时，IGBT中的MOS结构产生导电沟道，当在阳极(A)上加ESD电压时，由于阳极 电位很高，M0S结构的电流就会流到N-外延区，形成由P-body、N-外延和阳极P+ 构成的横向PNP晶体管的基极电流Imos，N-外延区由于电子注入电位下降。当 阳极与N-外延区的电压差达到0.7V时，阳极PN结正向导通，并向N-外延区注人 大量空穴，横向PNP晶体管导通，整个LIGBT器件开启。设PNP晶体管电流放大

46、系数为B，那么，根据BJT的电流关系，得到LIGBT的总电流：Itotal=(1+ B )Imos。 这时随着阳极ESD电压的继续增加，漂移区中耗尽层迅速展宽，有效基区宽度缓 慢变窄导致电流增益B呈现出缓慢增加的趋势。当栅极(G)不加电压或施加负电 压时，MOS管不会反型产生导电沟道，此时，尽管阳极(A)有很高的正电压，但 由于P-body和N-外延形成的PN结处于反向偏置，器件不会导通。当阳极所加的 ESD电压继续增大时，P-body和N-外延的反偏PN结两端电压差也随之增大直至 PN结发生击穿，产生雪崩电流使器件导通。从图26可以看出，LIGBT是由四层交替的PNPN结构组成，存在一个固有

47、的 寄生晶闸管，所以IGBT在一定的条件下，当其总的电流增益达到anpn+a pnp=1，发生闩锁效应。由图可以看出，阴极N+区下的P基区电阻RP的存在是导 致LIGBT发生闩锁效应的致命因素，当流过RP的电流大到一定程度时，由RP所 产生的压降足以导致PN+结正向导通，接着纵向NPN管导通，它与横向PNP管 一起，导致了器件闩锁效应的发生。一旦器件内部的寄生SCR开启，由于SCR的 互补BJT的正反馈，就有可能导致LIGBT的热失效。因此降低P基区电阻R的阻 值或减小流过R的电流I是抑制闩锁效应发生的出发点。图27所示为一种采用SOI工艺的HV LIGBT结构截面图。该结构中增加了？ 埋层，通过收集漂移区大量空穴来降低PNP晶体管的增益，从而大大减小了流向 基区电阻RP的电流，来抑制闩锁效应；另外在阳极下加了N型缓冲层，使阳极 向漂移区注入空穴在N型缓冲层区的复合几率增加，导致阳极空穴向漂移区的注 入效率下降，限制电荷的注入量来降低阳极发射效率，提高闩锁电流密度。这种 结构使LIGBT具有很高的ESD能力，它的电流能力可以达到同尺寸的N-drift MOS 的3.5倍，而当采用GGMOS连接形式时，器件的损毁电压可以超过200V。由于这 种高的电流导通能力，LIGBT在ESD保护中的应用具有相当的潜力。图27 SOI工艺的LIGBT的剖面图3