《工程学概论》发展规律趋势展望.ppt
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1、第九章 微电子技术发展的规律、趋势及展望,Moore定律,Moore定律,1965年4月Intel公司的创始人之一Gordon E.Moore预言集成电路产业的发展规律(Electronics Magazine)集成电路的集成度每三年增长四倍,特征尺寸每三年缩小 倍,Moore定律,10 G1 G100 M10 M1 M100 K10 K1 K0.1 K,1970,1980,1990,2000,2010,存储器容量 60%/年 每三年,翻两番,1965,Gordon Moore 预测半导体芯片上的晶体管数目每三年翻四番,1.E+91.E+81.E+71.E+61.E+51.E+41.E+3,7
2、0 74 78 82 86 90 94 98 2002,芯片上的体管数目 微处理器性能 每三年翻两番,Moore定律:,微处理器的性能,100 G10 GGiga100 M10 MMegaKilo,19701980199020002010,8080,8086,80286,80386,80486,Pentium,PentiumPro,Moore定律 性能价格比,在过去的20年中,改进了1,000,000倍在今后的20年中,还将改进1,000,000倍很可能还将持续 40年,等比例缩小(Scaling-down)定律,等比例缩小(Scaling-down)定律,1974年由Dennard提出(IE
3、EE Journal of Solid-state Circuits,1974,9)基本指导思想是:保持MOS器件内部电场不变:恒定电场规律,简称CE律等比例缩小器件的纵向、横向尺寸,以增加跨导和减少负载电容,提高集成电路的性能电源电压也要缩小相同的倍数,漏源电流方程:由于VDS、(VGS-VTH)、W、L、tox均缩小了倍,Cox增大了倍,因此,IDS缩小倍。门延迟时间tpd为:其中VDS、IDS、CL均缩小了倍,所以tpd也缩小了倍。标志集成电路性能的功耗延迟积PWtpd则缩小了3倍。W、L的缩小,使晶体管的面积缩小2倍,即相同面积芯片上的晶体管数目提高2倍。,恒定电场定律的问题,阈值电压
4、不可能缩的太小(会引起电路抗干扰减弱,漏电流增加,不利于动态结点电平的保持,而且引起静态功耗增加)源漏耗尽区宽度不可能按比例缩小电源电压标准的改变会带来很大的不便(提出片内限压器),恒定电压等比例缩小规律(简称CV律)保持电源电压Vds和阈值电压Vth不变,对其它参数进行等比例缩小按CV律缩小后对电路性能的提高远不如CE律,功耗延迟积只降低k倍,而且采用CV律会使沟道内的电场大大增强,由此带来一系列问题,对器件可靠性造成影响(功耗密度增加了k3,引起器件散热困难、金属连线的电迁移等)。CV律一般只适用于沟道长度大于1m的器件,它不适用于沟道长度较短的器件。,准恒定电场等比例缩小规则,缩写为QC
5、E律CE律和CV律的折中,本世纪采用的最多随着器件尺寸的进一步缩小,强电场、高功耗以及功耗密度等引起的各种问题限制了按CV律进一步缩小的规则,电源电压必须降低。同时又为了不使阈值电压太低而影响电路的性能,实际上电源电压降低的比例通常小于器件尺寸的缩小比例器件尺寸将缩小倍,而电源电压则只变为原来的/倍,根据等比例缩小定律,集成电路的速度等参数飞速提高,但实际上,由于各种寄生效应不能等比例缩小,因此集成电路性能也不能等比例提高,影响集成电路性能提高的主要因素有:(1)互连金属在整个集成电路中所占的芯片面积越来越大,有的甚至高达80%以上,互连线的电阻和寄生电容对电路性能的影响变得越来越严重,因此需
6、要开发新型的互连金属和互连绝缘介质材料.(2)由于小尺寸器件内部电场的增强,载流子速度会达到饱和,使电路性能下降.(3)随着器件尺寸的缩小,漏源寄生串联电阻迅速增大,对电路性能造成严重的负面影响.(4)电源电压降低,寄生结电容增大,影响电路的速度.(5)由于寄生结电容的分压,使施加在器件上的电压进一步降低,影响电路的速度.,微电子技术的三个发展方向,21世纪硅微电子技术的三个主要发展方向特征尺寸继续等比例缩小集成电路(IC)将发展成为系统芯片(SOC)微电子技术与其它领域相结合将产生新的产业和新的学科,例如MEMS、DNA芯片等,微电子技术的三个发展方向,第一个关键技术层次:微细加工目前0.2
7、5m和0.18 m已开始进入大生产0.15 m和0.13 m大生产技术也已经完成开发,具备大生产的条件当然仍有许多开发与研究工作要做,例如IP模块的开发,为EDA服务的器件模型模拟开发以及基于上述加工工艺的产品开发等在阶段,最关键的加工工艺光刻技术还是一个大问题,尚未解决,微电子器件的特征尺寸继续缩小,157nm,13nm,投影电子束光刻(SCALPEL)工作原理,第二个关键技术:互连技术铜互连已在0.25/0.18um技术代中使用;但是在0.13um以后,铜互连与低介电常数绝缘材料共同使用时的可靠性问题还有待研究开发(随着互连金属层数增加,互连金属线间的寄生连线电容迅速增大,要求进一步降低绝
8、缘材料的介电常数),微电子器件的特征尺寸继续缩小,互连技术与器件特征尺寸的缩小(资料来源:Solidstate Technology Oct.,1998),Motorata开发的六层Cu互连结构(1998),第三个关键技术新型器件结构新型材料体系高K介质金属栅电极低K介质SOI材料,微电子器件的特征尺寸继续缩小,传统的栅结构,重掺杂多晶硅,SiO2,硅化物,经验关系:LTox Xj1/3,栅介质的限制,栅介质的限制,栅介质的限制,等效栅介质层的总厚度:Tox 1nm+t栅介质层,Tox,t多晶硅耗尽,t栅介质层,t量子效应,+,+,由多晶硅耗尽效应引起的等效厚度:t多晶硅耗尽 0.5nm,由量
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