信号完整性测试.ppt

《信号完整性测试.ppt》由会员分享，可在线阅读，更多相关《信号完整性测试.ppt（118页珍藏版）》请在三一办公上搜索。

1、2023/5/24,1,PCI Express物理层一致性测试项目,2023/5/24,2,PCI Express物理层电参数测量 损耗与抖动,2023/5/24,3,PCI Express物理层电参数测量仪器设置,测试主板/MCH/系统:需要使用GoldenReference的负载板测试夹具CLB,支持x1,x4,x8,x16 PCI-Ex,将相关的测试点引导出来,供连接到示波器进行信号采集需要使用6GHz或以上带宽的示波器运行PCI-Ex的一致性测试软件,2023/5/24,4,PCI-E测试结果,时间测量:眼宽,上升/下降时间,UI,数据率,差分对时延偏差幅度测量:眼高,差分输出电压,高

2、幅度,低幅度,共模AC与DC电压,预加重幅度等抖动测量:Rj/Dj分离,BER,250个连续周期的Median-Max Outlier Jitter,BER=10-12时的眼睛睁开度,TIE,PLL TIE,抖动趋势,抖动频谱,Bath-Tub曲线PCI-Ex模板与参数通过失败检验,2023/5/24,5,PCI-E物理层信号完整性测试小结,了解PCI-E 测试规范PCI-E 1.0/1.1/2.0选择合适的测试点Tx,Rx选择合适的测试连接探头直接连接，测试夹具连接选择合适的测试仪器带宽，采样率，采集内存选择测试软件PCI-SIG提供，测试仪器公司提供PCI-E信号完整性分析方法眼图分析，抖

3、动分析，误码分析,2023/5/24,6,茶歇和Q/A,2023/5/24,7,高速电路信号完整性测试，调试和验证,高速眼图和抖动测试与分析,2023/5/24,8,内容,什么是眼图眼图测试和分析的重要性眼图测试和分析方法眼图测试和分析对测试设备的要求常见眼图反应的信号问题抖动的定义抖动的基本术语传统的测试方法抖动的高级术语高级抖动测试和分析方法通过抖动分析定位电路故障根源,2023/5/24,9,眼图定义,2023/5/24,10,眼图的形成,2023/5/24,11,眼图的形成,2023/5/24,12,眼图反映了什么,6.25Gb/s at Tx launch into backplan

4、e,6.25Gb/s at 17in(43cm)of backplane,6.25Gb/s after 34in(86cm)of backplane,Small differences in levels being measured,2023/5/24,13,眼图和信号传输质量,更大的眼睛意味着更多的信号幅度和时间的余量更大的眼睛系统可靠性更好眼图过窄意味着信号的抖动过大，误码率上升眼图中心点,2023/5/24,14,眼图参数,2023/5/24,15,眼图测试项目,Jitter RMS=TCross1sigmaJitter Pk-Pk=TCross1pk-pkEye Height=(PT

5、opmean-3*PTopsigma)-(PBasemean+3*PBasesigma)Eye Width=(TCross2mean-3*TCross2sigma)-(TCross1mean+3*TCross1sigma)Crossing Percent,Duty Cycle Distortion,Noisepk-pk,NoiseRMS,SNR高速光眼图测试中的项目4Extinction Ratio=PTopmean/PBasemean4Quality Factor=(PTopmean-PBasemean)/(PTopsigma+PBasesigma)OMA(Optical Modulatio

6、n Amplitude)=PTop-Pbase,2023/5/24,16,眼图模板（MASK）的定义,2023/5/24,17,为什么要测试眼图,眼图是高速信号质量的最直接反映眼图的好坏和信号传输的误码率相关眼图是信号测试分析的最常用手段MASK 可以直接反映您设计的系统是否“PASS”,2023/5/24,18,眼睛张开是否就表示信号传输没有问题？,2023/5/24,19,眼图测试分类：实时采样眼图,A realtime scope does not require a separate signal to trigger:the signal under test can act as

7、the trigger for initiating fast real-time sampling to acquire a waveform.,Data,trigger,time,voltage,Minimum time between real-time sampled points is determined by the fastest sample rate the realtime scope is capable of.40GSamples/sec results in 25ps between sampled points.*,One trigger can initiate

8、 the real-time sampling of the entire record length,*Maximum resolution is higher through interpolation,2023/5/24,20,眼图测试分类：等效采样模式,An equivalent-time 8000 series sampling oscilloscope requires a trigger signal:this is generally a user-supplied clock,a recovered clock,or a pattern sync signal synchro

9、nous to the signal.,Data,trigger,voltage,A trigger is required for EACH sampled point in the high bandwidth equivalent-time 8000 scope,Minimum time between equivalent-time sampled points on high bandwidth 8000 scope can be adjusted to fractions of a picosecond,Precision variable delay,2023/5/24,21,眼

10、图测试分类：等效眼图的生成,When a clock signal is used to trigger the equivalent-time 8200 scope the sampled DATA signals generally create EYE PATTERNS(between clock triggers the sampled DATA could be either a logical 1 or 0),Data,trigger,voltage,time,Precision variable delay,A clock trigger can be user-supplied

11、 or recovered from the data to trigger the equivalent time sampler,Clock,Eye patterns are the common result of clock-triggering in Equivalent time sampling:vectors are not drawn since adjacent samples can jump from logical 1 to 0 frequently,2023/5/24,22,时钟恢复CDR的功能,path,Differential serial data is se

12、nt without any clock signal across the interconnect to the receiver,A clock is“recovered”from the incoming data at the receiver through a clock and data recovery circuit(CDR).,2023/5/24,23,CDR对眼图和抖动测试的影响,时钟恢复单元：CRU当需要测试一个高速串行信号眼图时，需要一个时钟恢复单元，从被测信号中恢复出时钟用于触发事实上，一个真实的高速器件内部就有一个时钟恢复单元CRU的要求内置Golden-PLL

13、，跟随信号的变化并解出时钟内置针对于信号抖动的低通滤波器内置抖动滤波器的带宽为被测数据率的1/1667内置抖动滤波器的滚降特性满足-20dB/Dec,2023/5/24,24,眼图测试的时钟选择,采样示波器的CLK选择用户DUT提供的时钟作为外触发直接从数据中恢复时钟（需要硬件时钟恢复CDR）实时示波器的时钟选择不需附加时钟作为触发信号，通过内嵌软件CDR恢复软件时钟，生成眼图,2023/5/24,25,思考题对于一个1.25G的并行LVDS信号，如何测试眼图？对于下图中的5Gbps串行信号，如何测试眼图，哪一类仪器合适？在高速电路设计中，如何获得张开的眼图？,2023/5/24,26,如何得

14、到张开的眼图,走线长度短走线并非始终能够满足.短走线意味低损耗.走线宽度宽走线可以降低趋肤效应.减小板材的介电常数即降低介电损耗(Dielectric Loss),但将增加成本.信号预加重和均衡处理通过对跳变位预加重(Pre-Emphasis)处理补偿线路上因信号跳变产生的针对高频分量的损耗，需要器件支持。,2023/5/24,27,抖动 ABC 什么是抖动?,定义:“信号的某特定时刻从其理想时间位置上的短期偏离为抖动”参考:Bell Communications Research,Inc(Bellcore),“Synchrouous Optical Network(SONET)Transpo

15、rt Systems:Common Generic Criteria,TR-253-CORE”,Issue 2,Rev No.1,December 1997,2023/5/24,28,抖动的定义,What is jitter?“the deviation of an edge from where it should be”抖动的表示方法时间(Jpp=100ps)归一化UI(2.5Gbps datarate,Jpp=0.25UI)弧度（Jpp=.25UI*2Pi=Pi/2 radians）,2023/5/24,29,快过10Hz的偏离为:抖动 Jitter慢过10Hz的偏离为:漂移 Wande

16、r参考:ITU-T Recommendation G.810(08/96)“Definitions and Terminology for Synchronization Networks”,抖动 ABC 抖动 vs 漂移,2023/5/24,30,抖动 vs 相位 vs 频率,2023/5/24,31,为何抖动是问题?,在同步系统如SDH,传输时钟的抖动影响子系统的同步,过大的抖动直接造成误码,或减低了信号的消光比ER(等同电信号的信噪比SNR)。所以ITU-T,Bellcore,ANSI都制定模板Mask来检定眼图是否拥有过大的抖动，以及测量传输时钟的抖动漂移。传统的并行式数据通信，即多通

17、道数据与时钟分别传送，往往因为PCB阻抗不匹配，传输路径不一致而产生建立与保持时间违反。当速度增加的时候，准确控制传输时延显得异常的困难，今天新颖的数据通信都已经是串行了，不单只使用一对差分线来传送数据，以减低信号EMI的干扰，更往往将时钟嵌入在数据中，而接收端则使用CDR从数据中恢复时钟出来。所以，若数据的抖动过大，频率过高，接收端的CDR将无法恢复时钟而导致误码。所以需要控制系统的时钟与输出的数据抖动。抖动直接减小了逻辑数字系统的建立保持时间的余量，严重的影响逻辑运作。有些情况，尤其以计算机行业应用为多（因不能有足够的空间进行EMI控制），使用一低频信号调制其高速时钟，在频谱上的效果是使其

18、能量被扩散，从而减小EMI干扰。在时域上效果是时钟的周期性抖动，其抖动波形正是调制信号。,2023/5/24,32,抖动的成因,热噪声,各种随机噪声注入噪声(EMI/RFI)高速电路不稳定性串扰振铃反射地弹上行时钟热噪,2023/5/24,33,热噪声,随机性的,是多个随机抖动源的组合性现象内部热能现象Johnson Noise热能的原子与分子振动分子的解体外部的宇宙射线因热噪声所导致的抖动的分布是高思与无边际的分布,2023/5/24,34,确定性的,能被确认为一些固有的成因例如：电源地跳声Vdd 噪声例如：晶振 热能的与机器性的噪声例如：由相邻通道的时钟或数据跳变所造成的电磁性串扰码间干扰

19、ISI:不同长度的连续“1”与“0”在带宽有限的系统中受到不同的衰减，导致长连续的“1”或“0”到达比短“1”与短“0”更高的电平，在接续这些长“1”或长“0”后的跳变，信号需要比短“1”与短“0”更多的时间才能到达门限电平，这些时间上的偏离就导致信号的抖动，不同长短“1”与“0”之间的干扰导致数据相关抖动即ISI。占空比失真DCD:因上升沿速率与下降沿速率的不对称性所造成的时钟周期上的偏离，即占空比失真。确定性抖动分布是有边际的，其频谱通常呈现抖动源的各个谐波例如：电源干扰所造成的周期性抖动Pj,在频谱上通常呈现其基频的多次谐波例如：通常使用重复的码形来检验系统的ISI，因为码形是周期性重复

20、的，在频谱将呈现为固定间距的多次谐波,注入噪声,2023/5/24,35,电路的不稳定性导致抖动,同步开关噪声当多个输出端同时开关至同一的状态时，往往会产生电流上的毛刺，继而导致Vcc与GND的毛刺，与判断门限电压的偏移,2023/5/24,36,电路的不稳定性,PLL问题 有限的锁相环带宽 锁相环只能跟踪在其带宽以下的低频抖动，一般不能承受高频的抖动检定器的死区振动 连续相同的NRZ码不造成任何的信号跳变,在此情况下，PLL的VCO频率会向其自然的晶体频率而漂移,2023/5/24,37,抖动基本术语,Period JitterCycle-to-Cycle JitterTime Interv

21、al Error(TIE)Clock JitterData JitterClock recoveryUnit IntervalBER,2023/5/24,38,Period Jitter,Period Jitter is the measurement of a signals period over a number of cycles Mean(the average of the period measurements)Std.Dev.(the RMS of the period measurements)Pk-Pk(the difference between the minimum

22、and maximum period)What about jitter frequency or cycle-to-cycle requirements?,2023/5/24,39,周期抖动 的传统测试方法,受到示波器触发抖动的影响提供统计数据平均最大最小标准偏差在这案例中，测得标准偏差162ps,2023/5/24,40,周期抖动 的传统测试方法：直方图统计,受到示波器触发抖动的影响低重复性，窗口的位置与大小影响测量的结果于误差提供统计数据平均最大最小标准偏差在这案例中，测得标准偏差153ps眼图是使用直方图测量眼睛抖动的例子,2023/5/24,41,Cycle-to-Cycle Jit

23、ter,Cycle to Cycle Jitter is the measurement of a signals change in period between adjacent cyclesMean(the average of the change in period measurements)Std.Dev.(the RMS of the change in period measurements)Pk-Pk(the difference between the minimum and maximum change)This is a period differential meas

24、urement!,2023/5/24,42,Cycle-to-Cycle Jitter,2023/5/24,43,N-Cycle jitter,2023/5/24,44,时间间隔误差 Time Interval Error,2023/5/24,45,时间间隔误差 Time Interval Error,TIE Jitter is the measurement of a signals timing error relative to a known or recovered clock ITU says TEMean(the average of the timing error)Std.D

25、ev.(the RMS of the timing error)Pk-Pk(the difference between the minimum and maximum error)This measurement requires a reference clock!,2023/5/24,46,UI and BER,Unit IntervalThe nominal period of one transmitted bit Bit Error Rate/RatioMethod to describe expected or measured data stream error rate or

26、 ratio of good bits to bad bitsGenerally specified to be lower than 1.0E-12,2023/5/24,47,传统的抖动测试参数（Jitter Measurements）,P2,P3,P4,P1,Period Jitter=18.3ps StdDv(0.990/1.010/0.980/1.020)40ps p-pCy-Cy Jitter=36.1ps StdDv(0.020/-0.030/0.040)70ps p-pTIE=9.6ps StdDv(-0.010/0.000/-0.020/0.000)20ps p-p,0.990

27、ns,1.010ns,0.980ns,1.020ns,0.0ns,0.990ns,2.000ns,2.980ns,4.000ns,0.020ns,-0.030ns,0.040ns,-0.010ns,0.000ns,-0.020ns,P,Cy-Cy,TIE,0.000ns,*StdDv=MS Excel StdDevA RMS of large populations,2023/5/24,48,时间间隔误差测试（Time Interval Error）,TIE,IDEAL SAMPLE POINT BECOMES THE REFERENCE FOR TIE,Another view TIE=St

28、dDev of all edges,2023/5/24,49,茶歇,思考题对于一个80M的时钟信号，一般测试哪些抖动参数？一个时钟的相位噪声和抖动相关吗？TIE是如何定义的？高速数据信号的TIE为什么非常重要？在高速电路中，信号眼图测试的抖动越大，系统就越不稳定吗？,2023/5/24,50,抖动高级术语,Composite JitterRjRandom JitterDjDeterministic JitterTjTotal JitterDCDISIPjPeriodic Jitter,2023/5/24,51,Composite jitter,Historical Eye-Closure Me

29、asurementJitter value including all Rj+Dj componentsExpressed as 1 sigma RMS or Pk-PkUnbounded,result depends on measurementperiod,2023/5/24,52,随机抖动的统计分布是正态高斯分布直方图(有限的采样数)概率密度函数呈现高丝分布(数学的模型)因为随机抖动是高斯分布，所以是无边际的。按理论，随机抖动的峰峰值随测量时间变长而增加。,随机抖动,2023/5/24,53,随机抖动,所以随机抖动的峰峰值必须伴同误码率BER表示出来RjRMS=概率密度函数的标准偏差,s

30、Rjpk-pk=N*s,按不同的BER，N不同,BER=10-9,N=12BER=10-12,N=14,2023/5/24,54,确定性抖动不是高斯分布，通常是有边际的。直方图=pdf概率密度函数,确定性抖动Dj,2023/5/24,55,不对称的上升边沿速率与下降边沿速率不适当的判断门限选择,占空比失真DCD,2023/5/24,56,ISI又称为DDj数据相关抖动或PDj码型相关抖动因为有限的带宽限制驱动器 Driver对比器ComparatorPCB线路与电缆的衰减与损耗对经常切换的“1,0,1,0,”的高频信号，衰减比连续的“1,1,1,1,0,0,0,0,”的低频信号要来得厉害。所以

31、长的连续不变码到达更高的电平，在跳变时需要更多的时间才能到达门限电平，导致信号抖动。因为这个抖动的幅度与码型相关，所以又称码型相关抖动。因为阻抗不匹配导致信号发射。被发射的信号叠加在原由的信号导致幅度增加而最终使转换电平所耗费的时间更多，从而产生抖动。,码间干扰ISI,DDJ,2023/5/24,57,TIE vs.time 时间间距误差随时间的变化是一重复的，周期性波形效果等同于频率调制FM可能的抖动源 电源的EMI干扰与扩频时钟SSC的调制信号,周期性抖动Periodic Jitter,Sinusoidal,2023/5/24,58,Total Jitter BER,Random comp

32、onents,Deterministic components,Peak-to-Peak,1-sigma or RMS,pdf:Tj=Dj Rj(convolution)option b:Pk-Pk:Tj=(N*Rj)+Dj,where N is desired sigma,DJ,RJL rms,RJRrms,2023/5/24,59,总体抖动Tj,Total JitterEstimated jitter for a large population:1012 bits,2023/5/24,60,抖动的统计观念,理论:两个独立随机变量之和若两个随机变量是独立的,两个独立随机变量之和的概率密度函

33、数是两者的概率密度函数的卷积,Dj=m+-m-,2023/5/24,61,抖动和误码,2023/5/24,62,思考题,A,B眼图分别含有哪些抖动分量？通过眼图看出哪一个系统可靠？,2023/5/24,63,高级抖动测试和分析思路,随机抖动(RJ)确定抖动(DJ)周期抖动(PJ)数据相关抖动(DDJ)占空比失真(DCD)误码率时的总抖动(TjBER),2023/5/24,64,高级抖动测试项目,2023/5/24,65,高级抖动测试和分析方法:抖动直方图分析,抖动中的确定性抖动抖动中的随机抖动分量测试抖动中的峰峰值查找高速电路周围的干扰源,2023/5/24,66,高级抖动测试和分析方法:抖动

34、频谱分析,发现抖动中的确定性抖动定位确定性抖动的频率范围查找高速电路周围的干扰源减小确定性抖动,2023/5/24,67,高级抖动测试和分析方法:抖动变化时间趋势,发现抖动中的确定性抖动定位确定性抖动的频率范围查找高速电路周围的干扰源,2023/5/24,68,高级抖动测试和分析方法：误码率分析,2023/5/24,69,思考题,Period Jitter和Periodic Jitter是一个概念吗？测试下面高速信号的眼图和抖动，每一个系统的主要抖动分量是什么？可能由高速电路中的哪些原因产生？,2023/5/24,70,典型的抖动测试工具,抖动测试工具实时示波器采样示波器时间间隔分析仪BERT

35、频谱仪信号源分析仪抖动分离工具RT 实时示波器采样示波器时间间隔分析仪BERT,2023/5/24,71,典型的抖动测试工具：实时示波器,优点测试范围广测量所有的抖动参数信号连接方便，无需外部时钟测试速度快抖动分离能够通过抖动估算系统误码率支持实时波形显示和调试功能支持丰富的抖动分析和抖动图形显示缺点不能实际测试误码率带宽限制,2023/5/24,72,典型的抖动测试工具：采样示波器,优点带宽高抖动和噪声极低支持TDR高速互连测试支持超过5Gbps的信号抖动测试能够同时分析抖动和噪声缺点需要外时钟信号连接限制不能连续采集实时波形DJ限制估算误码率,2023/5/24,73,典型的抖动测试工具：

36、实时频谱仪/信号源分析仪,优点带宽高动态范围大抖动和噪声极低支持测试相位噪声等射频参数缺点只能测试时钟信号连接限制不能连续采集实时波形仅能进行简单抖动分析无法实时显示波形无法估算误码率,2023/5/24,74,典型的抖动测试工具：BERT,优点测试误码率系统级的工具直接测试高速链路和接受端性能缺点测试时间过长抖动分析功能弱信号连接限制不能连续采集实时波形无法实时显示波形需要外部时钟价格昂贵，功能单一,2023/5/24,75,参考文献,T11组织高速信号完整性测试的权威组织为INCITS提供抖动标准化测试技术探讨最前沿的抖动测试技术提供最权威的抖动测试比较和推荐涵盖高速信号完整性测试,202

37、3/5/24,76,高级抖动测试和分析总结,2023/5/24,77,茶歇,思考题什么仪器能够测试一个高稳的时钟的相位噪声？哪种仪器测试结果更精确？影响示波器测试抖动精度的关键因素有哪些？示波器单次采样率最快只有50GS/s,即20ps的采样间隔，怎能测试出1ps的抖动?,2023/5/24,78,内容,信号完整性测试内容高速电路常见测试问题和调试技巧衡量高速信号质量的重要手段和方法：眼图和抖动测试与分析高速互连的阻抗测试与分析TDR阻抗测试原理阻抗计算方法阻抗不连续点位置的计算方法TDR测试的几个注意事项TDR功能的延续案例分析常用测试设备和选择的方法,2023/5/24,79,阻抗测试和信

38、号完整性问题,计算机、通信系统、视频系统和网络系统等领域的数字系统开发人员正面临着越来越快的时钟频率和数据速率，随之，信号完整性变得越来越重要。在当前的高工作速率下，影响信号上升时间、脉宽、时序、抖动或噪声内容的任何事物都会影响整个系统的性能和可靠性。为保证信号完整性，必须了解和控制信号经过的传输环境的阻抗。阻抗不匹配和不连续会导致反射，增加系统噪声和抖动，在整体上降低信号的质量。阻抗测试是当前许多PCB、元器件规范的一部分，如USB2.0，Firewire（IEEE 1394），PCI Express，Infiniband，Serial ATA，XAUI等规范。业内已经普遍使用仿真工具设计高

39、速电路，仿真加快了设计周期，最大限度地减少了错误数量。但是仿真之后，必须进行工程验证来检验仿真设计，这其中就包括阻抗测量。,2023/5/24,80,IPC规范了阻抗、差分阻抗的测试方法,测试PCB、Cable、Connector等互连环境的特性阻抗的最常用的方法是使用时域反射计TDR。PCB 的阻抗测试规范由IPC.org(美国电子电路和电子互连行业协会)制订，可以在网站上免费下载：，下面就基于TDR规范介绍阻抗、差分阻抗测试方法，精确测量的校准方法，TDR的应用等内容。,2023/5/24,81,TDR时域反射的原理,TDR=Time Domain Reflectometry 时域反射计原

40、理：当传输路径中发生阻抗变化,部分能量会被反射,剩余的能量会继续传输。只要知道发射波的幅度及测量反射波的幅度，就可以计算阻抗的变化。同时只要测量由发射到反射波再到达发射点的时间差就可以计算阻抗变化的位置。,2023/5/24,82,TDR基础：仪器产生阶跃信号,TDR基于一简单的概念：当能量沿着媒介传播时，遇到阻抗变化，就会有一部分能量反射回来，反射回的能量、注入到媒介的能量与阻抗的变化有理论上的数学关系。因而TDR测量阻抗的过程是：先向传输线发送一个上升时间很快的阶跃信号，阶跃信号将沿着传输线传输：,2023/5/24,83,TDR 基础：阻抗变化,传输线中的阻抗变化将导致传播阶跃的幅度变化

41、,2023/5/24,84,TDR 基础：发射信号、反射信号和示波器监测,阻抗变化导致某些能量反射回到来源，其余能量仍将传输。使用示波器监测阶跃源输入点上的传输线信号,示波器波形将以适当的时间顺序显示入射和反射传播信号总和。,2023/5/24,85,内容,信号完整性测试内容高速电路常见测试问题和调试技巧衡量高速信号质量的重要手段和方法：眼图和抖动测试与分析高速互连的阻抗测试与分析TDR阻抗测试原理阻抗计算方法阻抗不连续点位置的计算方法TDR测试的几个注意事项TDR功能的延续案例分析常用测试设备和选择的方法,2023/5/24,86,TDR概述及原理,2023/5/24,87,几种典型的负载,

42、2023/5/24,88,几种典型的负载,2023/5/24,89,几种典型的负载,2023/5/24,90,计算阻抗变化,因为入射的阶跃脉冲的幅度是已知的，所以只要测量反射阶跃脉冲的幅度，就可以找出反射系数，若仪器的输出阻抗是已知的，就可以计算反射点的阻抗值了。,2023/5/24,91,v t 趋势图,v t趋势图：将反射系数随阶跃脉冲被发出后在时间轴上的变化趋势描绘出来。,2023/5/24,92,t 趋势图,t趋势图：将反射系数随阶跃脉冲被发出后在时间轴上的变化趋势描绘出来。,2023/5/24,93,z t 趋势图,z t趋势图：将阻抗值随阶跃脉冲被发出后在时间轴上的变化趋势描绘出来

43、,2023/5/24,94,茶歇,思考题我们可以通过TDR设备观测到阻抗值、反射系数值、电压值？请问这三个参数怎么推导出来的？由谁推导出谁？,2023/5/24,95,内容,高速互连的阻抗测试与分析TDR阻抗测试原理阻抗计算方法阻抗不连续点位置的计算方法TDR测试的几个注意事项TDR功能的延续案例分析,2023/5/24,96,TDR 基础：TDR曲线映射着传输线的各点,其中 是反射系数，Z0是参考阻抗（一般为50ohm，由测试系统决定），Z是待测阻抗。由此仪器可以计算显示出传输线各个点的阻抗，从而可以在仪器的屏幕上显示一条TDR曲线，曲线的每一点对应传输线上的每一点的反射系数或特征阻抗。,2

44、023/5/24,97,计算阻抗变化点的位置,同时通过测量被反射信号的传输时延，就可以计算阻抗变化，即反射点的位置：,2023/5/24,98,常见的介电常数,2023/5/24,99,TDR 基础：TDR分辨率,看下面图，理想的TDR曲线应该是实心的曲线，但是实际测量显示的结果却是虚心的曲线，这是为什么呢？这是因为TDR分辨率不足所致。,2023/5/24,100,TDR 基础：TDR分辨率,多种因素影响着TDR系统分辨间隔紧密的不连续点的能力。如果TDR系统的分辨率不足，间隔小或间隔紧密的不连续点可以平滑成波形中的一个畸变。这种效应不仅会隐藏某些不连续性，还可能会导致阻抗读数不准确。TDR

45、测量时发出的阶跃脉冲的上升时间是影响TDR分辨率的最关键因素：,2023/5/24,101,TDR概述及原理TDR 上升沿时间和分辨率,2023/5/24,102,TDR 基础：TDR探头,规范的“4.3”介绍了TDR探头的情况，结合Intel的PCB测试方法，TDR探头主要有三类：Handheld手持探头SMA探头MicroProbe微探头,2023/5/24,103,差分TDR,2023/5/24,104,TDR概述及原理差分TDR:偏移校正,2023/5/24,105,内容,高速互连的阻抗测试与分析TDR阻抗测试原理阻抗计算方法阻抗不连续点位置的计算方法TDR测试的几个注意事项TDR功能

46、的延续案例分析,2023/5/24,106,上升沿时间测量(RiseTime Measurement),2023/5/24,107,时滞偏差测量(SkewMeasurement),2023/5/24,108,串扰测量(CrosstalkMeasurement),2023/5/24,109,TDR测试方案前向串扰测量,2023/5/24,110,TDR测试方案后向串扰测量,2023/5/24,111,TDR的原理及其它差分阻抗测量示意图,奇模和差分阻抗测量示意图M1=C3+C4,2023/5/24,112,网络检定：S参数,在频域中检定网络中的反射和损耗以量化方式洞察信号完整性问题的原因可测量:

47、差分回波损耗差分插入损耗频域串扰,2023/5/24,113,TDR与应用软件的结合：TDA IConnect软件,直接装在采样示波器中；基于TDR/TDT测试S参数，回波损耗等互连的频域参数和模型；建立带损耗的线路模型，预测眼图变化；建立差分线中的串扰和抖动模型；建立PCB轨迹上的反射和振铃模型，包括连接器、插座和封装等；使用与SPICE模拟器的Iconnect内置接口，检验模型的正确性；能够获得封装或连接器寄生参数。,2023/5/24,114,TDR实测案例：20M 链路阻抗测试,2023/5/24,115,TDR实测案例：子卡、主板、电缆阻抗测试,2023/5/24,116,TDR实测案例：SATA差分插入损耗的测量,2023/5/24,117,TDR实测案例：眼图估算功能,2023/5/24,118,谢谢参会!,