EDA用户使用手册及引脚.docx

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1、EDASOPC系统开发平台用户使用手na册北京百科融创教学仪器设备有限公司第一章综述3第二章系统模块72.1系统组成72.2模块介绍92.3使用注意事项： 352.4SOPC-NIOSIIEDA/SOPC 系统开发平台说明36第一章综述SOPC-NIOSII EDA/SOPC实验开发系统是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，除了 满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子 设计和电子项目开发的理想工具。整个开发系统由核心板SOPC-NiosII-EP2C35、系统板和扩展板构成，根据用户不同的需求 配置成不 同的开发系统。SOPC-

2、NiosII-EP2C35开发板为基于 Altera Cyclone II器件的嵌入 式系统开发 提供了一个很好的硬件平台，它可以为开发人员提供以下 资源：拥有33216个逻辑单元和483840 bits片上存储单元Cyclone II EP2C35F672C8 FPGA16 Mbits的EPCS16配置芯片1 Mbytes SRAM32 Mbytes SDRAM口 8 Mbytes NOR Flash ROM口 64 Mbytes NAND Flash ROM口 RS-232 DB9 串行接口口 USB2.0设备接口10BASE-T J45 接口口多路音频CODEC接口口 4个用户自定义按键

3、口 4个用户自定义LED口 1个七段码LED口 标准AS编程接口和JTAG调试接口口 50MHz高精度时钟源口两个高密度扩展接口（可与配套实验箱连接）口两个标准2.54mm扩展接口，供用户自由扩展系统上电复位电路口支持+5V直接输入，板上电源管理模块SOPC-NiosII-EP2C35开发板是在经过长期用户需求考察后，结合 目前市面上以及实际应用需要，同时兼顾入门学生以及资深开发工程 师的应用需求而研发的。就资源而言，它已经可以组成一个高性能的 嵌入式系统，可以运行目前流行的RTOS，如uC/OS、uClinux等。 系统主芯片采用672引脚、BGA封装的EP2C35FPGA，它拥有 3321

4、6 个 LE，105个 M4K 片上 RAM （共计 483840bits），35 个 18X18硬件乘法器、4个高性能PLL以及多达475个用户自定义 IO。板上提供了大容量的SRAM、SDRAM和Flash ROM等以及常 用的RS-232、USB2.0、RJ45接口和标准音频接口等，除去板上已 经固定连接的IO,还有多达260个IO通过 不同的接插件引出， 供用户使用。所以，不管从性能上而言，还是从系统灵活性上而言， 无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。50MHz高精度时钟1 Mbytes SRAM高效电源管理iVccD-TTl.232 Mbytes SDRAMI

5、Vcc 10JTAG调膨口8 MbytesNCR Flash ROM您编程接口Cyclone IIEP2C35F672C864 MbytesNAND Hash ROM扩展接口4用户自定义按键4用户自定义LED设备接口自定义七段码管10BASE-T RJ451-1系统功能框图手动复位标准音频CODECSOPC-NIOSII EDA/SOPC实验开发平台提供了丰富的资源供学生或开发人员学习，资源包括接口通信、控制、存储、数据转换以及人机 交互显示等几大模块，接口通信模块包括SPI接口、IIC接口、视频接 口，RS232接口、网络接口、USB接口、标准并口、PS2键盘鼠标接 口、1 -Wire接口等

6、；控制模块包括直流电机、步进电机等；存储模块包括CF卡、IDE硬盘、SD卡等；数据转换模块包括串行ADC、 DAC、高速并行ADC、DAC以及数字温度传感器等；人机交互显示模 块 包括8个按键、8个开关、4X4键盘阵列、640X480图形点阵 LCD、8位动态7段码管、16X16点阵以及交通灯等；另外片上还提 供了一个简易模拟信号源和多路时钟模块。上述的这些资源模块既可以满足初学者入门的要求，也可以满足开发人员进行二次开发的要求。SOPC-NIOSII EDA/SOPC实验开发平台提供的资源有:配套开发板为SOPC-NIOS II-EP2C35 （核心芯片为 、EP2C35F672C8）640

7、X480超大图形点阵液晶屏口 RTC，提供系统实时时钟口 1个直流电机和传感器模块1个步进电机模块A4.一1个VGA接口口 1路视频输入和视频输出接口口 1个标准串行接口口 1个以太网卡接口，利用RTL8019AS芯片进行数据包的收发 口 1个USB设备接口，利用PDIUSBD12芯片实现USB协议 转换SD卡接口，可以用来接SD卡或MMC卡口基于SPI或IIC接口的音频CODEC模块口 2个PS2键盘/鼠标接口口 1个交通灯模块口 CF卡和IDE硬盘接口串行ADC和串行DAC高速并行8位ADC和DAC触摸屏控制器 -IIC 接口的 EEPROM基于1-Wire接口的数字温度传感器扩展接口，供

8、用户自由扩展口 1个红外收发模块1个数字时钟源，提供24MHz、12MHz、6MHz、1MHz、100KHz、10KHz、1KHz、100Hz、10Hz和1Hz等多个时钟1个模拟信号源，提供频率在808KHz、幅度在03.3V可 口调的正弦波、方波、三角波和锯齿波1个16X16点阵LED显示模块个4X4键盘输出阵列 位动态七段码管LED显示 个用户自定义LED显示 个用户自定义开关输出 个用户自定义按键输出第二章系统模块2.1系统组成本节将重点介绍开发板上所有的组成模块。图2-1(a)是整个开发板的模 块布局图，表2-1(b)是对应的组成部分及其功能的简单描述。表2-1系统组成部分及其功能描述

9、序 号名 称功 能 描 述U1Cyclone II主芯片 EP2C35F672C8存 储 单 元U13，U14SRAM两片组成 1 Mbytes,艮口 256KX32bitsU7SDRAM32 Mbytes SDRAM (16M X 16bits)U15NOR Flash8 Mbytes线性Flash存储器U9NAND Flash64 Mbytes非线性Flash存储器U10EPCS1616 Mbits主动串行配置器件接 口 资 源U11，J7RS-232标准9针串口U10，J8USB高速USB2.0设备接口U4，J5网络接口10BASE-T RJ45 以太网接口U2，J1J4音频接口高性能音

10、频CODEC，包括音频输入、输 出、MIC输入以及耳机输出等接口JP3 JP6扩展接口出了板上固定连接的IO引脚，还有多达 260个用户自定义IO 口通过不同的接插件 引出，供用户进行二次开发JP1JTAG调试接口供用户下载FPGA代码，实时调试Nios II CPU,以及运行Quartus II提供的嵌入式逻辑分析仪SignalTap II等JP2AS编程接口待用户调试FPGA 成功后，可通过该接口 将FPGA配置代码下载到配置器件中人 机 交 互S1 S4自定义按键4个用户自定义按键，用于简单电平输入， 该信号直接与FPGA的IO相连S5复位按键该按键在调试 Nios II CPU时，可以

11、作 为复位信号，当然也可以由用户自定义为 其它功能输入D1 D4自定义LED4个用户自定义 LED，用于简单状态指示，LED均由FPGA的IO直接驱动DS1七段码LED静态七段码LED，用于简单数字、字符显 示，直接由FPGA的IO驱动时 钟 输 入U8晶振高精度50MHz时钟源，用户可以用FPGA 内部PLL或分频器来得到其它频率的时钟电 源J6直流电源输入直流电源适配器插座，适配器要求为U5，U6电源管理惊责提供板上所需的3.3V和1.2V电压2.2模块介绍下面对板上的各个模块及其硬件连接作详细说明。Cyclone II EP2C35 FPGA（U1）继Altera公司成功推出第一代Cyc

12、lone FPGA后，Cyclone 一词便 深深的烙在广大硬件工程师心中，一时间它便成为低功耗、低价位以及 高性能的象征。然而在去Altera公司再一次发布第二代Cyclone FPGA， 与第一代相比，加入了硬件乘法器，同时内部存储单元数量也得到了进 一步的提升，相信Cyclone II比它的鼻祖Cyclone而言，会表现出更加 出色的性能本开发板上采用的FPGA是EP2C35F672C8，它便是Altera Cyclone II系列中的一员，采用672引脚的BGA封装，表2-2列出了 该款FPGA的所有资源特性。Les33,216M4KMemory所有RAM18X18硬件乘法器PLLs4

13、用户可用I/O表2-2EP2C35F672C8资源列表1 2 3 4 5 6 7 8 9 10 11 1213 14 15 16 1718 19 20 21 22 23 24 25 26A OOOOOOOOOOOOOOOOOOOOOOOOE OOOOOOOOOOOOOOOOOOOOOOOOOOC OOOOOOOOOOOOOOOOOOOOOOOOOOD OOOOOOOOOOOOOOOOOOOOOOOOOOE OOOOOOOOOOOOOOOOOOOOOOOOOOF OOOOOOOOOOOOOOOOOOOOOOOOOOG OOOOOOOOOOOOOOOOOOOOOOOOOOH OOOOOOOOOOO

14、OOOOOOOOOOOOOOOJ OOOOOOOOOOOOOOOOOOOOOOOOOOAA OOOOOOOOOOOOOOOOOOOOOOOOOO AB OOOOOOOOOOOOOOOOOOOOOOOOOO 虻 OOOOOOOOOOOOOOOOOOOOOOOOOO AD OOOOOOOOOOOOOOOOOOOOOOOOOO AE OOOOOOOOOOOOOOOOOOOOOOOOOO AF OOOOOOOOOOOOOOOOOOOOOOOO图2-2EP2C35F672C8芯片管脚示意图如图2-2所示EP2C35的管脚名称行列合在一起来表示。行用英文 字母表示，列用数字来表示。通过行列的组合来确定是哪

15、一个管脚。如 A2表示A行2列的管脚。AF3表示AF行3列的管脚开发板上提供了两种途径来配置FPGA：使用Quartus II软件，配合下载电缆从JTAG接口下载FPGA所 需的配 置数据，完成对FPGA的配置。这种方式主要用来调试FPGA 或Nios II CPU，多在产品开发初期使用使用Quartus II软件，配合下载电缆，通过AS接口对FPGA配置器 件进行编程，在开发板下次上电的时候，会完成对FPGA的自动配置。 这种模式主要用来产品定型后，完成对FPGA代码的固化，以便产品能 够独立工作。SRAM (U13,U14)开发板上的SRAM由2片3.3V CMOS静态RAM IDT71V

16、416组成容量为 256KX32bits的存储空间，高速度SRAM和高带宽数据总线，保证了 NiosII CPU可以工作在非常高效的状态。本开发板所用的SRAM为-10等级 的，这就意味着Nios II CPU可以在32位总线带宽情况下，以100MHz的速 度进行读写操作，数据吞吐率高达到400Mbyets/S。SRAM与?6人的硬件 连接见表2-3。FPGA引脚U13引脚U14引脚信号说明AE2511A0AD2422A1AD2533A2AC2544A3AC2655A4AB251818A5Y251919A6Y262020A7U242121A8W252222A9W262323A10V252424

17、A11V262525A12U252626A13U262727A14T244242A15AB264343A16R254444A17AA237/D0AA248/D1Y239/D2Y2410/D3W2413/D4V2314/D5V2415/D6U2316D7W2129/D8V2230/D9U2031/D10U2132/D11U2235/D12T1736/D13T1837/D14T1938/D15R17/7D16R19/8D17R20/9D18R24/10D19P17/13D20P23/14D21P24/15D22N18/16D23N20/29D24N23/30D25N24/31D26M19/32D2

18、7M2035D28M21/36D29M22/37D30M23/38D31T2139/BE0T2040/BE1M24/39BE2P18/40BE3T224141OE#Y221717WE#Y2166CS#表2-3 SRAM 与FPGA的硬件连接注：1)7表示没有连接。2)#表示低电平有效。3) SRAM 的数据线(D0D7)和地址线与NOR Flash共同占用FPGA IO。SDRAM (U7)开发板上使用的SDRAM为HY57V561620BT-6,该芯片最高可工作 在166MHz主频上，由4个4MX16bits的Bank组成，共有32Mbytes的容 量，即16MX16bits。开 发板上的主

19、时钟源为50MHz，通过内部PLL进 行3倍频可得到稳定的150MHz时钟，所以Nios II CPU可以在150MHz 主频上与SDRAM进行数据交互，数据吞吐率高达300Mbytes/S，如此高 的数据交互能力，足以满足不同开发人士所需。SDRAM与FPGA的硬 件连接见表2-4。表2-4FPGA引脚U7引脚信号说明AB323A0AB424A1AC325A2AD326A3AE229A4AD230A5AC231A6AC132A7AB233A8AB134A9AA422A10AA235A11AA136A12Y520BA0AA321BA1P32D0P44D1R35D2R47D3T38D4T410D

20、5U311D6U413D7W242D8W144D9V245D10V147D11U248D12U150D13T251D14R253D15V315LDQMY139UDQMY337CKEAA738CLKY419CS#W418RAS#W317CAS#V416WE#表2-4 SDRAM 与FPGA的硬件连接注：#表示低电平有效。NOR Flash (U15)开发板上提供了1片容量为8Mbytes (8MX8bits) NOR Flash存储器一 AM29LV065D。该芯片支持3.03.6V单电压供电情况下的读、 写、擦除以及编程操 作，访问时间可以达到90ns。AM29LV065D由128 个64Kb

21、ytes的扇区组成，每个扇区 都支持在线编程。另外，该芯片在高 达125 C条件下，依然可以保证存储的数据20年不会丢失。NOR Flash与 FPGA的硬件连接见表2-5。FPGA引脚U15引脚信号说明AC2327A0AE2422A1AE2521A2AD2420A3AD2519A4AC2518A5AC2617A6AB2516A7Y2510A8Y269A9U2442A10W258A11W267A12V256A13V265A14U254A15U263A16T2446A17AB2615A18R2543A19T2344A20W2335A2T252A22AA2331D0AA2432D1Y2333D2Y

22、2434D3W2438D4V2339D5V2440D6U2341D7AA26WE#AR2430OE#AB2328CE#AA2514RDY表2-5 NOR Flash与FPGA的硬件连接注：1)#表示低电平有效。2) NOR Flash的数据总线和地址总线(A2A19)与SRAM 共同占 用 FPGA IO。NAND Flash (U9)为了满足能够在嵌入式RTOS中有足够的空间创建文件系统或满足开 发人员存 储海量数据的需求，开发板上除了提供8Mbytes NOR Flash外， 还有一片具有64Mbytes容量的NAND FlashK9F1208U0M。该芯片由 4096 Blocks X

23、32 Pages X 528bytes组成，支持块擦除、页编程、页读取、 随即读取、智能拷贝备份、4页/块同时擦除和4页/块同时编程等操作。NAND Flash 与FPGA的硬件连接见表2-6。FPGA引脚U9引脚信号说明AE329D0T730D1AA531D2V741D4V642D5V543D6U644D7R616CLER717ALET618WE#P78RE#R59CE#U519WP#P67R/B#W632D3表2-6 NAND Flash与FPGA的硬件连接注：#表示低电平有效。RS-232 接口（J7, U11）J7是一个标准的DB9孔连接头，通常用于FPGA和计算机以及其 它设备间通过

24、RS-232协议进行简单通信。U11是一个电平转换芯片一 MAX3232，负责把发送的LVCMOS信号转换成RS-232电平，同时把 接收到的RS-232电平转换成LVCMOS信号。由于目前的设计开发中，RS-232通信仅仅是为了进行系统调试或简 单的人机交互，所以在开发板设计时，仅在DB9孔接口中保留了通信时必 须的RXD和TXD信号。RS-232与FPGA的硬件连接见表2-7。FPGA引脚J7引脚信号说明FPGA 端PC端T102TXDRXDT93RXDTXD/5/GND表2-7 SRAM 与FPGA的硬件连接注：TXD和RXD在J7中已经交换，如果与计算机通信，仅需要一条串口延长 线便可

25、，无需交叉。USB2.0 接口 （J8, U10）为了更好地满足开发人员进行二次开发，开发板上还设计了 USB2.0 设备接口，接口采用USB B型连接座，板上采用USB2.0设备接口控制芯 片ISP1581来完成USB2.0通信中的时序转换和数据包处理。ISP1581是 Philips公司推出的一款高性能、低成本、完全符合USB2.0接口规范的USB 设备接口芯片，它与CPU之间的通信是通过一组高速通用并行接口来实 现的。ISP1581可以自动检测USB2.0系统和USB1.1系统，从而自动在高速 和全速模式之间进行转换。鉴于该芯片的性能、成本以及易用性，该芯 片在图像类、海量存储类、通信设

26、备、打印设备以及人机交互设备中得 到了广泛的应用。ISP1581与FPGA的硬件连接见2-8。FPGA引脚U10引脚信号说明F340D0F441D1G344D2G445D3H346D4H447D5J348D6J449D7K350D8K451D9L352D1BL453D11M354D12M455D13M556D14L657D15E130A0E231A1D132A2D233A3C234A4B235A5B338A6C339A7F127WR#G226RD#L725CS#G122READYF228INTM262WAKEUPK111EOTK223DREQJ113DACKH216INTRQJ214, 、DI

27、ORH115DIOWL2WRESET#表2-8ISP1581与FPGA的硬件连接注：#表示该信号低电平有效。以太网接口（J5, U4）在嵌入式系统设计应用当中，以太网接口是一个必不可少的东西， 尤其是在uClinux或Linux等系统中，以太网接口更是必备接口之一。本 开发板上依然提供了以太网接口，采用CS8900A芯片来完成数据包的处 理任务。CS8900A是一款基于ISA接口的低成本以太网控制器，该芯片 内部集成了数据处理所需的RAM、10BASE-T数据发送和接收滤波器以及 一个能够提供24m A驱动电流的ISA总线接口。ISP1581与FPGA的硬件连 接见表2-9。FPGA引脚U10

28、引脚信号说明G2665D0G2566F1H2667F2H2568F3J2671F4J2572F5K2673F6K2574F7G2227F8G2326D9G2425F10G2124D11F2321D12F2420D13E2319D14E2418D15J2437A0J2338A1J2239A2J2140A3J2041A4K2442A5K2343A6K2244A7K2145A8K1946A9K1847A10L2448A11L2350A12L2J51A13L2052A14L1953A15B2554A16C2558AnD2659A18D2560A19F2663AENH2329MEMR#H2428MEMW

29、#M257CS#H2132INTH1936SBHE#E2661IOR#E2562IOW#F2564RDYL2575RESET表2-9CS8900A与FPGA的硬件连接注：#表示该信号低电平有效。音频接口(J1J4, U2)开发板上提供了一个标准的音频CODEC模块，采用TI的高性能音频 CODEC专用芯片TLV320AIC23B。该芯片是一个非常出色的立体声 音频CODEC芯片，内部集成了所有的模拟功能，能够提供16、20、24和 32位数据的ADC和DAC转换，以 及8KHz96KHz的采样速率。 TLV320AICB有两个接口与CPU相连，其中一个为控 制接口，可以工作 在SPI模式，也可

30、以工作在IIC模式(注意：开发板上已经固定为SPI模 式)，该接口主要负责初始化和配置芯片；另一个接口是数字音频接 口，可以工作在左对齐模式、右对齐模式、IIS模式以及DSP模式，该接 口主要用来发送和接收需要转换或被转换的音频数据。ISP1581与FPGA 的硬件连接见表2-10。FPGA引脚U10引脚信号说明B2323SDINA2324SCLKC2321CS#E223BCLKD234DIND246DOUTC245/7LRCIN/LRCOUT表2-10音频芯片与FPGA的硬件连接注：1) #表示该信号低电平有效。2）灰色部分为SPI控制接口信号，橙色部分为数字音频接 口信号。开发板上提供了

31、4个外接插孔，从左到右（J1-J4）依次为MIC 输入、音频线输入、耳机输出以及音频线输出插孔。JTAG 调试接口（JP1）在FPGA开发过程中，JTAG是一个比不可少的接口，因为开发人 员需要下 载配置数据到FPGA。在Nios II开发过程中，JTAG更是 起着举足轻重的作用，因为通过JTAG接口，开发人员不仅可以对Nios II系统进行在线仿真调试，而且还可以下载代码或用户数据到CFI Flash 中。开发板上提供如图2-3所示的10针插座，其每个插针的信号定义 见表2-11。246810r3571图2-3开发板上的JTAG调试插座jp1插座信号定义1TCK2GND3TDO4Vcc(3.

32、3V)5TMS6/7/8/9TDI10GND表2-11 JTAG插座信号定义注：/表示该插针没有任何信号AS编程接口（JP2）AS接口主要用来给板上的EPCS16进行编程，故称其为编程接口，板上也是采用图2-2所示的10针插座，其信号定义见表2-12。JP1插座信号定义1DCLK2GND3CONF DONE4Vcc(3.3V)5nCONFIG6nCE7DATAOUT8nCS9ASDI10GND表2-12 JTAG插座信号定义扩展接口（JP3JP6）开发板上提供的资源模块占用了部分FPGA引脚，除此之外，还有 260个可用IO供用户自定义使用，这些IO通过不同的接插件引出。 JP3和JP4 （位

33、于开发板背面）是两个高密度接插件（如图2-4所示）， 包括了所有的这260个用户自定义IO； JP5和JP6是两个间距为 2.54mm的标准双排针插座（如图2-5所示），提供了72个用户自定义 IO，以满足普通用户的一般需要。倾iiiiiiiiiiiiiiiiiiiniiiiiiiiniiiimiiiiiiniiiniiiiiniiiiiiniiiiiiiiiiiiiw n oo 1 iiiiiiiiiiiiiiiiiiimiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiih u图2-4 JP3和JP4所使用的接插件类型图2-5

34、JP5和JP6所使用的接插件类型表2-13、2-14、2-15和2-16分别是JP3、JP4、JP5和JP6的引脚信号定义。表2-13 JP3与FPGA的硬件连接FPGA引脚JP3引脚信号说明/1Vcc(5.0V)/2Vcc(5.0V)/3Vcc(5.0V)/4Vcc(5.0V)/5GND/6GND/7GND/8GNDB189FPGA_IOA1810FPGA_IOB1711FPGA_IOA1712FPGA_IOB1613FPGA_IOB1514FPGA_IO/15/B1416FPGA_IO1FPGA_IOB131FPGA_GCLK8B121FPGA_IOB112FPGA_IOB102FPGA_

35、IOA102FPGA_IO/2/F112FPGA_IOG102FPGA_IOG112FPGA_IOG122FPGA_IOJ72FPGA_IOG92FPGA_IOF73FPGA_IOE83FPGA_IO/3/F93FPGA_IOF103FPGA_IOE103FPGA_IOF123FPGA_IOE123FPGA_IOF133FPGA_IOF143FPGA_IOF154FPGA_IOE154FPGA_IO/4/F164FPGA_IOF174FPGA_IOE184FPGA_IOF184FPGA_IOG184FPGA_IOG174FPGA_IOG164FPGA_IOG135FPGA_IOG155FPGA

36、_IO/5/G145FPGA_IOH125FPGA_IOH115FPGA_IOJ105FPGA_IOL95FPGA_IOH105FPGA_IOH85FPGA_IOJ86FPGA_IOJ96FPGA_IO/6/A46FPGA_IOB46FPGA_IOA56FPGA_IOB56FPGA_IOA66FPGA_IOB66FPGA_IOA76FPGA_IOB77FPGA_IOA87FPGA_IOB87FPGA_IO/7/A97FPGA_IOB97FPGA_IOE57FPGA_IOF67FPGA_IOG57FPGA_IOG67FPGA_IOH68FPGA_IOJ58FPGA_IOK58FPGA_IOK68

37、FPGA_IOJ68FPGA_IOK78FPGA_IOK88FPGA_IOK98FPGA_IOP98FPGA_ION98FPGA_IOJ119FPGA_IOJ149FPGA_IOH169FPGA_IOK169FPGA_IOJ169FPGA_IO/9/P259FPGA_GCLK6P269FPGA_GCLK7N259FPGA_GCLK4N269FPGA_GCLK5/1/J171FPGA_IOK171FPGA_IOJ181FPGA_IOH171FPGA_IOF211FPGA_IOF201FPGA_IOE201FPGA_IOD211FPGA_IOC221FPGA_IOC211FPGA_IOD201FP

38、GA_IOD191FPGA_IOC191FPGA_IOD181FPGA_IOD171FPGA_IOC171FPGA_IOD161FPGA_IOC161FPGA_IOD151FPGA_IOC151FPGA_IOD141FPGA_IOD131FPGA_GCLK11C131FPGA_GCLK10D121FPGA_IOC121FPGA_IOC111FPGA_IOD111FPGA_IOC101FPGA_IOD121FPGA_IOC91FPGA_IOD91FPGA_IOC81FPGA_IOD81FPGA_IOC71FPGA_IOD71FPGA_IOC61FPGA_IOD61FPGA_IOD51FPGA_IOC41FPGA_IOB221FPGA_IOA221FPGA_IOB211FPGA_IOA211FPGA_IOB201FPGA_IOA201FPGA_IOB191FPGA_IOA19