【教学课件】第5章微处理器的硬件特性及微机系统组成.ppt

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1、第5章 微处理器的硬件特性及微机系统组成,教学重点8086/8088的两种工作模式最小模式下的引脚信号和总线形成最小模式下的总线时序,几个名词,指令周期：执行1条指令所需要的时间。总线周期：CPU从存储器或输入输出端口存取1个字节就是1个总线周期。T状态：时钟周期，CPU处理动作的最小单位。一个总线周期通常有4个T状态，一个指令周期由若干个总线周期组成。基本的总线周期：存储器读、写；输入输出端口的读、写；中断响应。,5.1 8086/8088的引脚信号与功能,其引脚信号表现了CPU的外部特性，学习时请特别关注以下几个方面：引脚功能指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号流向指信

2、号是从芯片向外输出，还是从外部输入芯片，抑或是双向的有效电平指起作用的有效信号电平:高/低电平；上升/下降边沿有效三态能力输出正常的低电平、高电平外，还可以输出高阻的第三态,8086/8088的两种工作模式 P186,两种模式构成两种不同规模的应用系统最小模式 P187 图5.3构成小规模的应用系统8088本身提供所有的系统总线信号最大模式 P189 图5.4构成较大规模的应用系统，例如可以接入数值协处理器80878088和总线控制器8288共同形成系统总线信号,8086的两种工作模式（续）,两种组态通过MN/-MX引脚信号进行选择引脚MN/-MX接高电平为最小组态模式引脚MN/-MX接低电平

3、为最大组态模式两种组态下的内部操作并没有区别,IBM PC/XT机采用最大组态模式本书以最小组态展开基本原理,8088的引脚,1234567891011121314151617181920,4039383736353433323130292827262524232221,GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND,VCCA15A16/S3A17/S4A18/S5A19/S6-SS0(HIGH)MN/-MX-RDHOLD(-RQ0/-GT0)HLDA(-RQ1/-GT1)-WR(-L

4、OCK)IO/-M(-S2)DT/-R(-S1)DEN(-S0)ALE-INTA-TESTREADYRESET,8088,8086/8088的引脚信号,数据和地址线读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,5.1.1 地址/数据总线AD15AD0,AD15AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第1个时钟周期输出存储器或I/O端口的地址A15A0其他时间用于传送16位数据D15D0 8088的分时复用引脚为AD7AD0,5.1.2 地址/状态引脚,A19/S6A16/S3（Address/Status）地

5、址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第1个时钟周期输出高4位地址A19A16在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用）其他时间(T2T4)输出状态信号S6S3,5.1.3 控制总线(引脚),1.BHE/S7 高8位数据总线允许/状态复用三态、输出。T1时为BHE，表示AD15AD8为有效数据。T2T4为 S7，S7为备用状态信号线。2.RD（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,5.1.3 控制总线（续1）,3.READY 存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088 CPU会在第3个

6、时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。,5.1.3 控制总线（续2）,4.TEST测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，它将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步,5.1.3 控制总线（续3）,5.INT

7、R（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽6.NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,5.1.3 控制总线（续4）,7.RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始

8、工作8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H8.CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHzIBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns,5.1.4 电源线和地线,Vcc 电源，向CPU提供5V电源GND 地，向CPU提供参考地电平5.1.5 其他控制线（2431引脚）2431引脚与8086/8088 CPU的工作模式有关。MN/MX（Minimum/Maximum 33引脚）组态选择，输入接高电平时，8086/8088引脚工作在最小组态；反之，8088工作在最大组

9、态,5.2 时钟发生器 8284A,5.3 总线缓冲及锁存5.3.1 多路分离总线分时复用的引脚上的信号需分离锁存。8088 CPU需用2片锁存器将AD7AD0、A19/S6-A16/S3的地址信号锁存。8086 CPU需3片锁存器锁存地址信号。8282、74LS373锁存器。5.3.2 缓冲系统CPU引脚负载超过10个，需采用缓冲器增加总线的驱动能力。74LS244、74LS245双向总线缓冲器。,5.4 8086/8088的两种工作模式,两种模式构成两种不同规模的应用系统最小模式 P187 图5.3构成小规模的应用系统8088本身提供所有的系统总线信号最大模式 P189 图5.4构成较大规

10、模的应用系统，例如可以接入数值协处理器80878088和总线控制器8288共同形成系统总线信号,5.4.1 最小模式工作,最小模式下，2431引脚的信号1.INTA（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线,最小模式下 2431引脚信号(续1),2.ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引

11、脚：AD15AD0和A19/S6A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址信息锁存起来,最小模式下2431引脚(续2),3.DEN（Data Enable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 4.DT/R（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,最小模式下2431引脚(续3),5.M/IO（Memory/Input and Output）I/

12、O或存储器访问，输出、三态该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址,最小模式下2431引脚(续4),6.WR（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口M/IO、WR 和RD 是最基本的控制信号3 者组合，可产生4种基本的总线操作（周期）,最小模式下2431引脚(续5),7.HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总

13、线的使用已经结束，通知CPU收回对总线的控制权 8.HLDA（HOLD Acknowledge）总线响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的AB、DB及具有三态输出能力的CB将呈现高阻，使总线请求设备可以接管总线。待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,8088 CPU的 34引脚（与模式无关）,SS0（System Status 0）最小组态模式下的状态输出信号它与IO/-M和DT/-R一道，通过编码指示CPU在最小组态下的 8 种工作状态：1.取指（000）5.中断响应（100）2.存储器

14、读（001）6.I/O读（101）3.存储器写（010）7.I/O写（110）4.过渡状态（011）8.暂停（111）,与最大组态对比,4.总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,“引脚”小结,CPU引脚是系统总线的基本信号，可以分成以下类：8位数据线：D0D720位地址线：A0A19

15、控制线：ALE、M/IO、WR、RD、READY、BHE/S7、MN/MX、DEN、DT/R、INTR、INTA、NMI，HOLD、HLDARESET、TEST、CLK、电源线：Vcc、GND,“引脚”提问,提问1：CPU引脚是如何与外部连接的呢？解答：总线形成,提问2：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？解答：总线时序,最小组态的总线形成,AD7AD0,A15A8,A19/S6A16/S3,+5V,8086,ALE,8282,STB,系统总线信号,A19A16,A15A8,A7A0,D7D0,IO/MRDWR,8282,STB,8282,STB,8286,T-OE,MN/MXIO/MRDWR,DT/RDEN,OE,OE,OE,最小组态的总线形成,20位地址总线可采用3个三态锁存器8282进行锁存和驱动8位数据总线可采用数据收发器8286进行驱动系统控制信号由8086引脚直接提供,5.4.2 最大模式操作,8086/8088的数据/地址等引脚在最大组态与最小组态时相同有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号：S2、S1、S03个状态信号LOCK总线封锁信号QS1、QS0指令队列状态信号RQ/GT0、RQ/GT12个总线请求/同意信号,