毕业设计论文FPGA开发板设计.doc

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1、 第 35 页 共 38 页摘 要FPGA即现场可编程门阵列，它是在可编程阵列逻辑PAL，门阵列逻辑GAL，可编程逻辑器件PLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现。FPGA如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法或是硬件描述语言自由设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改

2、设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即

3、可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。设计人员利用它可以在办公室或实验室里设计出所需的专用集成电路，从而大大缩短了产品上市时间，降低了开发成本。此外，FPGA还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。FPGA以其体积小、功耗低、稳定性高等优点被广泛应用于各类电子产品的设计中。因此，FPGA技术的应用前景非常广阔。AbstractFPGA (Field Programmable Gate Array) is the further development product based on th

4、e PAL ( Programmable Array Logic), GAL (Gate Array Logic), PLD ( Programmable Logic Device). It is appeared as a semi-custom circuit in the area of ASIC (Application Specific Integrated Circuit). It not only resolves the lack of custom circuits and shortcomings of programmable devices to overcome th

5、e original gate a limited number too . FPGA can complete the any function of digital devices, from high-performance CPU to simple 74 series circuit , can be achieved by FPGA. FPGA is as a piece of white paper or a pile of building blocks, engineers can map the traditional input method of the princip

6、le, or hardware description language to design a digital system freely. Through software simulation, we can advance to verify the correctness of the design. After the completion of the PCB, FPGA can also be used to modify the online ability to modify the design at any time without having to change t

7、he hardware circuit. Using FPGA to develop digital circuits, can significantly shorten the design time and reduce PCB space, improve system reliability. These advantages of PLD technology enables PLD to be rapid development after the 90s the, but also greatly promotes the EDA (Electronic Design Auto

8、matic) software and hardware description language VHDL (Very-High-Speed Integrated Circuit Hardware Description) progress. With the same FPGA, different programming data, can produce different circuit functions. Therefore, FPGAs very flexible to use. Designers can use it in the office or laboratory

9、needed for the design of application specific integrated circuit, thereby significantly reducing time to market, reduced development costs. In addition, FPGA also has static and dynamic re-programming features in the system reconfiguration, the hardware, as software can be programmed to modify the s

10、ame. FPGA for its small size, low power consumption, high stability has been widely used in various types of electronic products design. Therefore, FPGA technology is very broad application prospects.目 录引言11 系统简介11.1 主要特点21.2 系统配置22 硬件电路设计及原理221 硬件电路整体结构222 设计电路模块及原理42.2.1 电源电路42.2.2 滤波电路设计62.2.3 下载

11、编程电路和配置92.2.4 存储器件142.2.5 LED指示模块152.2.6 复位模块172.2.7 系统时钟模块172.2.8 接口模块193 工程设计203.1 Protel99 功能简述203.2 电路原理图设计213.3 PCB板图的设计223.3.1 PCB元件布局223.3.2 PCB的布线243.4 电路板的生产制造274 电路元器件清单以及说明275 开发板的测试28附录3235引言现场可编程门阵列(FPGA，Field Programmable Gate Array)的出现是超大规模集成电路(VISI)技术和计算机辅助设计(CAD)技术发展的结果。FPGA器件集成度高、体

12、积小，具有通过用户编程实现专门应用的的功能。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的效果。利用FPGA可以大大缩短系统的研制周期，减少资金投入。更吸引人的是采用FPGA器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便的对设计进行在线修改。FPGA器件成为研制开发的理想器件，特别适于产品的样机开发和小批量生产，因此人们也把FPGA称为可编程的ASIC。可以断定FPGA在结构、密度、功能、速度和灵活性方面将得到进一步的发展。随着工艺和结构的改进，FPGA的集成度将进一步提高，性能将进一步完善，成本将逐渐下降

13、，在现代电子系统设计中将起到越来越重要的作用。本毕设采用Altera 公司的Cyclone_II FPGA进行开发板设计。这里选用Altera公司Cyclone系列的EP2C8Q208CN器件。Cyclone II EP2C8Q208芯片，等效门数为42万门，其内部有90Kb的存储容量,6K个逻辑单元,2个PLL。Altera新款Cyclone II系列是基于获得极大成功的Cyclone系列之上推出的，具有更低的成本、更大的容量和更多特殊性能的特性。这个新的器件系列具有4,608至68,416个逻辑单元（LE），设计了一组优化的特性，其中包括多达150个嵌入1818乘法器、专用外部存储器接口电

14、路、4Kbit嵌入存储块、锁相环（PLL）和高速差分I/O能力。设计出的开发板既能应用于学习FPGA技术，又能学习SOPC NIOS II技术。可以根据自己爱好和需要，选择何种学习功能。FPGA的所有I/O口全部引出来，均可用于扩展。用户可以根据自己的需要，设计实际电路，然后通过这些I/O口连接到FPGA上，完成所需功能。1 系统简介基于FPGA可编程单芯片系统（SOPC）设计技术，是当前电子设计系统领域最前沿的技术之一。此次设计的FPGA开发板采用Altera 公司的Cyclone_II系列的FPGA为核心的EDA实验平台，支持NIOS II,提供了SOPC解决方案。支持FPGA开发、NIO

15、S开发，提供引脚扩展，开发板直接引出80个I/O引脚接口，预留PLL资源，支持扩展设计； 核心板适合于产品原型的快速开发、参加各种电子设计大赛、学习FPGA和SOPC设计技术等，亦可用于系统设计前期快速评估设计方案。 可以用Verilog和VHDL两种语言编程，实用性强。 这个FPGA开发板适合大多逻辑器件开发和IP Core的设计验证，电子、计算机、通信、控制等专业本科生，相关专业的技术工程师，对FPGA/NIOS系统设计及嵌入式系统开发有兴趣的研发人员使用。1.1主要特点： 系统功能强大：采用Altera公司的Cyclone系列主流FPGA,支持NIOS II软核嵌入式处理器 存储器件丰富

16、：配有高速SDRAM以及FPGA配置存储器 I/O扩展能力强：引出80个I/O端口，都是独立的I/O不存在端口复用的问题，方便用户测试和扩展应用 多电源供电：外部电源输入为5V ，可以用DC5V开关电源供电，另外提供 USB 电源插口，方便使用，直接使用一条USB 打印线（方口线）即可工作 电源保护：采用二极管防止电源接反 电源稳压：为保持电源电压稳定，采用AMS1117系列稳压芯片 LED指示运行：NIOS 开发板的左上角有四个LED，正常情况下LED应该闪烁，电源指示灯闪亮。接上ASP，往配置芯片中下载程序，下载的时候 ASP旁边的指示灯亮，成功下载后，灯灭 下载模式：支持JTAG和ASP

17、两种模式下载调试1.2系统配置 FPAG芯片：Altera公司的Cyclone系列EP2C8Q208N,208个引脚，TQFP封装，它包含8256个逻辑宏单元、8745个触发器，16万个可编辑RAM/ROM存储单元，182个用户I/O 配置芯片：EPCS4(4M bit)Flash存储器 SDRAM：K4S641632H 64M bit（同步动态随机存取存储器） 有源晶振：50MHz（50MHz外部时钟,FPGA内部PLL可做倍频、分频、移相处理） 电源芯片：11173.3V、11171.2V 滤波电容：采用高成本的贴片铝电解电容 下载调试接口：ASP、JTAG调试接口（具有AS、PS、JTA

18、G三种配置方式） 引出I/O数目：80个，都是独立的IO 不存在端口复用的问题。 5V电源输入， 含有二极管防止反向输入保护 4个独立LED及电源指示LED 2个独立复位按键2 硬件电路设计及原理 21 硬件电路整体结构在做一项设计之前，我们首先要了解和确定的就是电路的总体结构。只有了解了电路的总体结构，我们才有设计的总体思路，才能根据电路的各个结构模块实现电路原理图的详细连接。本次毕业设计的开发板电路主要包括以下几个部分：下载电路、下载接口JTAG、主芯片FPGA、5V的电源电路、FLASH存储器、复位按键、有源晶振、LED接口和扩展接口。其电路结构框图如下：I/O接口5V电源FPGALED

19、接口JTAG接口FLASH 晶振按键图（1）电路结构框图211主芯片EP2C8Q208NAltera Cyclone系列FPGA是A1tera公司基于在Altera大获成功的第一代Cyclone器件系列基础之上从根本上针对低成本进行设计。Cyclone II 器件扩展了FPGA在成本敏感性、大批量应用领域的影响力，延续了第一代Cyclone器件系列的成功。 Altera Cyclone II 采用全铜层、低K值、1.2伏SRAM ，O13m工艺设计，裸片尺寸被尽可能最小的优化。采用300毫米晶圆，以TSMC成功的90nm工艺技术为基础，Cyclone II 器件提供了4,608到68,416个

20、逻辑单元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、专用外部存储器接口电路、4kbit嵌入式存储器块、锁相环（PLL）和高速差分I/O能力。逻辑容量比上一代多三倍。其中EP2C8Q208是Cyclone II系列中的一员，共有8256逻辑单元，8745个触发器，16万个可编辑RAM/ROM存储单元,2个PLLs，最多有182个用户I/O,36个9bitX9bit可编辑的硬件乘法器，可以说这款FPGA的资源非常丰富，足够满足大型设计的需要。本设计选用Altera公司的Cyclone系列芯片，芯片型号为EP2C8Q208，因为该芯片是Altera公司推出的低价格、高容量的

21、FPGA，其以较低的价格、优良的特性及丰富的片上资源在实际应用中被广泛的采用，这些都是其他同类产品无法相比的。EP2C8Q208芯片采用1.2V内核电压，033 mSRAM工艺，与其他同类产品相比具有以下特点： (1)逻辑资源丰富，逻辑单元(LE)数量为8256个。(2)有182个可用I/O引脚，I/O输出可以根据需要调整驱动能力，并具有压摆率控制、三态缓冲、总线保持等功能：整个器件的I/O引脚分为四个区，每个区可以独立采用不同的输入电压，并可提供不同电压等级的I/O输出。(3)多电压接口，支持LVTTL，LVCMOS，LVDS等I/O标准。(4)灵活的时钟管理，片内配有2个锁相环(PLL)电

22、路，有可调频率锁相环，可以提供输入时钟的132倍频或分频、156417ps相移和可变占空比的时钟输出，输出时钟的特性可直接在开发软件Quartos II里设定。经锁相环输出的时钟信号既可以作为内部的全局时钟，也可以输出到片外供其它电路使用。(5)内有SignalTap嵌入式逻辑分析器，极大地方便了设计者对芯片内部逻辑进行检查，而不需要将内部信号输出到IO管脚上。表1所示为Cyclone II FPGA系列的特性和能力器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70逻辑单元4,6088,25618,75233,21650,52868,416M4K RAM块(4 k比特 +

23、 512 校验比特)263652105129250总比特数119,808165,888239,616483,840594,4321,152,000嵌入式18x18乘法器1318263586150PLLs224444最多用户I/O 管脚142182315475450622差分通道5877132205193262表（1） Cyclone II FPGA简介22 设计电路模块及原理221 电源电路电源模块：支持USB和DC5V供电两种方式。并且在电源接入处对电源进行了滤波处理,降低骚扰电压的干扰。能提高电路的抗扰度，阻挡不干净电源对设备的影响，使电源更加安全可靠。 具体电路如下： 图（2）电源提供电

24、路电源转换电路： FPGA 芯片需要多个不同的供电电压，例如“核心”电压 (0.9V 至 2.5V)、I/O电压 (2.5V 至 3.3V) 以及另一专为辅助电路提供供电的低噪音、低纹波电压(典型2.5V或3.3V)。本设计采用AMS1117系列芯片为电路提供稳定的电源。AMS1117是一系列工作在10mA负载电流下，最大输入电压为12V的低输出电压控制器。在本设计中用于为FPGA提供12V和33V电源电压。电源部分采用1117-3.3 将5V输入电压转化成3.3V作为 I/O 电压，采用 1117-1.2v 将3.3V电压转化成1.2V作为核电压以及PLL电压。采用二极管防止电源接反，具有电

25、源保护功能。具体电路如图（3）所示：图（3）电源转换电路该电路将5V的电源电压从左端输入转化为33V从电路右端输出，采用的芯片是AMS11173.3，为电路中需要3.3V电源电压的部分提供电压。其中Du2是肖特基二极管，其正向导通压降仅0.4V左右，多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，用在这里可以保护电路，防止电源反接。电路中电容均为滤波之用，C45、C46、C49为高频滤波电容，C47为低频滤波电容。接着将3.3V的电源电压从左端输入转化为1.2V从电路右端输出，采用的芯片是AMS11171.2，该电路同上边的电源部分原理基本相同该芯片输出电压可调，为电路中需要1.2

26、V电源电压的部分提供电压。该电路同上边的部分原理基本相同。电路的这两部分采用了AMS1117系列芯片（LDO线性稳压器），电路中接有滤波电容，使整个电路设计非常合理输出非常稳定，可以分别担负起为电路提供稳定的33V、12V电压的的作用，保障了电路的正常工作。之所以选用AMS1117调压芯片,是因为两个都是LDO,即低压差线性调整器。LDO线性稳压器适用于降压变换，具体效果与输入/输出电压比有关。从基本原理来说，LDO根据负载电阻的变化情况来调节自身的内电阻，从而保证稳压输出端的电压不变。其变换效率可以简单地看作输出与输入电压之比。如今很多厂商都有适合FPGA应用的低电压、大电流LDO芯片。而且

27、 LDO芯片所占面积仅为几个平方毫米，只要求外接输入和输出电容即可工作。由于采用线性调节原理，LDO本质上没有输出纹波。不过随着LDO的输入/输出电压差别增大或者输出电流增加，LDO的发热比也会按比例增大，所以，对散热控制方面要求很高。但为了保证供电源电压稳定不变，几乎所有的电子设备都采用稳压器供电。AMS1117系列有1.2、1.5、1.8、2.5、3.3V和可调电压输出，最大输出电流均为5A，非常适合于大电流负载应用。2.2.2滤波电路设计电源滤波的作用就是减少电源干扰,而电源干扰可以分为两类:普通模式和共通模式。普通模式是两组输入电源线之间的杂讯,这种杂讯通常是在关机和开机时产生。而共通

28、模式是指因为器材接地不良,又或是广播无线电及冰箱马达电磁、日光节能灯镇流器、洗衣机、风扇可控硅调速等引发的干扰！我们常在直流电源电路中加一 RC 电路来抑制纹波，电源滤波器的作用就是抑制交流电源上的干扰。本开发板也对电源和各个模块进行了滤波，减少传导干扰、辐射干扰，使电源和器件的工作更加安全稳定。常用的滤波电路有无源滤波和有源滤波两大类。有源滤波的主要形式是有源RC滤波，也被称作电子滤波器。无源滤波的主要形式有电容滤波、电感滤波和复式滤波(包括倒L型、LC滤波、LC型滤波和RC型滤波等)。因为形状很象字母，所以叫型滤波器。它是利用电感、电容和电阻的组合设计构成的电路，可滤除某一次或多次谐波，最

29、普通易于采用的无源滤波器结构是将电感与电容串联，可对主要次谐波（3、5、7）构成低阻抗旁路；无源滤波器又称LC滤波器，单调谐滤波器、双调谐滤波器、高通滤波器都属于无源滤波器。在本设计中，DC电源、FPGA和存储器件等都采用电容滤波电路。并且采用高成本的铝电解贴片电容作为滤波电容。采用电容并联的形式，增强了滤波的性能和效果。使电路的稳定性更加可靠。其滤波电路如下图所示：图（4）电容滤波处理电路电容器是一个储存电能的仓库。在电路中，当有电压加到电容器两端的时候，便对电容器充电，把电能储存在电容器中；当外加电压失去（或降低）之后，电容器将把储存的电能再放出来。充电的时候，电容器两端的电压逐渐升高，直

30、到接近充电电压；放电的时候，电容器两端的电压逐渐降低，直到完全消失。电容器的容量越大，负载电阻值越大，充电和放电所需要的时间越长。这种电容带两端电压不能突变的特性，正好可以用来承担滤波的任务。电容并联一大一小是由于电容的非电容特性引起的。一般见到的大容量的电解电容都是铝电解电容，是由卷曲结构构成的，所以引入了不小的电感，并和其他特性一起导致了在高频情况的电容容量急剧降低电容损耗急剧增大等不利情况的出现。小电容对高频滤波效果要好很多，一般陶瓷电容滤高频，电解电容滤低频。因此搭配使用会对电源质量和可靠性有很大提高。电容滤波电路利用电容的充、放电作用，使输出电压趋于平滑。RLC为放电时间常数，因为R

31、L较大，放电时间常数远大于充电时间常数，因此，滤波效果取决于放电时间常数。电容C愈大，负载电阻RL愈大，滤波后输出电压愈平滑，并且其平均值愈大。显然，电容量越大，滤波效果越好，输出波形越趋于平滑，输出电压也越高。但是，电容量达到一定值以后，再加大电容量对提高滤波效果已无明显作用。通常应根据负载电用和输出电说的大小选择最佳电容量。而FPGA开发板的锁相环部分采用型滤波电路处理，同时每路独立的 PLL 分别有电容滤波。其电路原理图如下：图（5）锁相型滤波电路FPGA芯片EP2C8Q208 提供8 路时钟供用户使用，板载50M有源晶振，可以根据需要进行 PLL（锁相环）定制，PLL用于振荡器中的反馈

32、技术或者直接分频处理，其余 7路供用户在外部时钟输入的时候使用。锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。由于相环用来统一整合时脉讯号,使内存能正确的存取资料。所以为了增加稳定性，对时钟输入部分做了型滤波处理，同时含有电阻缓冲。图（6）为对时钟输入部分进行型滤波处理的原理图：图（6）时

33、钟型滤波电路如上分析，电源和PLL部分均是经过型滤波处理的。把电容按在负载并联支路，把电感或电阻接在串联支路，可以组成复式滤波器，达到更佳的滤波效果口这种电路的形状很象字母，所以叫型滤波器。其中间利用电感对交流阻抗大而对直流用抗小的特点，可以用带铁芯的线圈做成滤波器。电磁滤波输出电压较低，相输出电压波动小，随负载变化也很小，适用于负载电流较大的场合。其滤波效能很高，几乎没有直流电压损失，适用于负载电流较大、要求纹波很小的场合。但是，这种滤波器由于电感体积和重量大（高频时可减小），比较笨重，成本也较高，一般情况下使用得不多。这种复式滤波器结构简单，能兼起降压、限流作用，滤波效能也较高，是最后用的

34、一种滤波器。上述两种复式滤波器，由于接有电容，带负载能力都较差。但本设计中对滤波器的负载能力要求不是很严格。型滤波电路是根据电抗性元件对交、直流阻抗的不同，由电容C及电感L所组成的滤波电路。因为电容器C对直流开路，对交流阻抗小，所以C并联在负载两端。当流过电感的电流变化时，电感线圈中产生的感生电动势将阻止电流的变化。而电感器L对直流阻抗小，对交流阻抗大，因此L应与负载串联。并联的电容器C在输入电压升高时，给电容器充电，可把部分能量存储在电容器中。而当输入电压降低时，电容两端电压以指数规律放电，就可以把存储的能量释放出来。经过滤波电路向负载放电，负载上得到的输出电压就比较平滑，起到了平波作用。其

35、中的电感滤波，当输入电压增高时，与负载串联的电感L中的电流增加，因此电感L将存储部分磁场能量，当电流减小时，又将能量释放出来，使负载电流变得平滑，因此，电感L也有平波作用。利用储能元件电感器L的电流不能突变的特点，在整流电路的负载回路中串联一个电感，使输出电流波形较为平滑。因为电感对直流的阻抗小，交流的阻抗大，因此本设计中选用型滤波能够得到较好的滤波效果而直流损失小。2.2.3下载编程电路和配置下载编程电路：下载调试配置接口为JTAG和ASP，此外配置管脚通过插针引出，分别为在线编程和烧写EPCS1芯片用。下面图（7）给出他们的具体电路连接方式：图（7）JTAG和ASP接口电路JTAG 是串行

36、接口主要应用于：电路的边界扫描测试和可编程芯片的在系统编程。标准的JTAG接口是4线：TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。 相关JTAG引脚的定义为：TCK为测试时钟输入；TDI为测试数据输入，数据通过TDI引脚输入JTAG接口；TDO为测试数据输出，数据通过TDO引脚从JTAG接口输出；TMS为测试模式选择，TMS用来设置JTAG接口处于某种特定的测试模式；TRST为测试复位，输入引脚，低电平有效；GND接地。这里设计选用的JTAG接口最初是用来对芯片进行测试的,基本原理是在器件内部定义一个TAP通过专用JTAG测试工具对进行内部节点进行测试。JTAG

37、测试允许多个器件通过JTAG接口串联在一起,形成一个JTAG链,能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP在线编程，对FLASH等器件进行编程。JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程现再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程,从而大大加快工程进度。JTAG接口可对FPGA芯片内部的所有部件进行编程。ASP即主动串行配置（AS）、被动串行（PS）。芯片EPCS1 和EPCS4、EPCS16下载程序常用主动串行（AS）模式；Stratix 和Stratix GX测试时采用被动串行（PS）模式。使用到的引脚主要配置引脚如下：M

38、SEL1、MSEL0：输入；接地。nSTATUS：双向漏极开路；命令状态下器件的状态输出。加电后，FPGA立即驱动该引脚到低电位，然后在100ms内释放掉它，nSTATUS必须经过1.0k电阻上拉到Vcc，如果配置中发生错误，FPGA将其拉低。nCONFIG：输入；配置控制输入。低电位使FPGA器件复位，在由低到高的跳变过程中启动配置。CONF_DONE：双向漏极开路；状态输出。在配置期间，FPGA将其驱动为低。所有配置数据无误差接收后，FPGA将其置为三态，由于有上拉电阻，所以将变为高电平，表示配置成功。状态输入。输入高电位引导器件执行初始化过程并进入用户状态。CONF_DONE必须经过1.

39、0k电阻上拉到Vcc，而且可以将外电路驱动为低以延时FPGA初始化过程。 DCLK：输入；为外部数据源提供时钟。nCE：输入；FPGA器件使能输入，nCE为低时使能配置过程，而且为单片配置时，nCE必须始终为低。nCEO：输出（专用于多片器件）FPGA配置完成后，输出为低。在多片级联配置时，驱动下一片的nCE端。DATA0：输入；数据输入，在DATA0引脚上的一位配置数据。在被动串行配置（PS）方式中，由ByteBlaster、FLEX下载电缆或微处理器产生一个由低到高的跳变送到nCONFIG引脚，然后微处理器或编程硬件将配置数据送到DATA0引脚，该数据锁存至CONF_DONE变为高电位，它

40、是先将每字节的最低位LSB送到FLEX10K器件。CONF_DONE变为高电位后，DCLK必须多余的10个周期来初始化该器件，器件的初始化是由下载电缆自动执行的电路配置：FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。这些配置数据通过外部控制电路或微处理器加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电时，都必须对FPGA进行重新配置，在不掉电的情况下，这些逻辑结构将会始终被保持，从而完成用户编程所要实现的功能。在用户模式下，当nCONFIG引脚持续低电平40s时，FPGA将进入复位状态。复位时，FPGA采样MSEL引脚的电平值，以确定采用

41、的配置方式；同时，nSTATUS和CONF_DONE引脚由FPGA置为低电平，所有I/0引脚为三态且FPGA内部配置寄存器被清空。复位后，nCONFIG被外部上拉电阻拉高，进入配置阶段。此时，nSTATUS被FPGA释放并由外部上拉电阻拉为高电平后进入配置状态。Cyclone芯片通过将nCSO输出的信号置低来使能串行配置芯片，nCS0引脚连接配置芯片的片选段(nCS)，用串行时钟(DCLK)和串行数据输出(ASDO)引脚来发送操作指令，或将地址信号读到串行配置芯片中。接着配置芯片将数据送到串行数据输出(DATA)引脚，DATA引脚连接Cyclone芯片的DATA0输入脚。配置数据在DCLK时钟

42、的上升沿载入FPGA。当接收完所有的配置位后(CRC校验无误)，Cyclone芯片悬空CONF_DONE引脚，该引脚由外部10 k电阻拉高；同时，停止驱动DCLK信号。当CONF_DONE到达一定的逻辑高电平后，初始化配置开始。FPGA的配置方式分为主动式和被动式，数据宽度有8位并行方式和串行方式两种。在主动模式下，FPGA在上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；而在被动模式下，FPGA则作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。 1. 配置引脚：FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只

43、有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I/O口使用。专用的配置引脚有：配置模式脚M2、M1、M0；配置时钟CCLK；配置逻辑异步复位PROG，启动控制DONE及边界扫描TDI，TDO，TMS，TCK。非专用配置引脚有Din，D0：D7，CS，WRITE，BUSY，INIT。在不同的配置模式下，配置时钟CCLK可由FPGA内部产生，也可以由外部控制电路提供。2. FPGA的配置模式：FPGA共有四种配置模式：从串模式(Slave Serial)，主串模式(MasterSerial)，从并模式(Slave Farallel/SelecMap)以及边界扫描模式(Boundar

44、y-Scan)。具体的配置模式由模式选择引脚M2、M1、M0决定。不同的配置模式对应不同的M2、M1、M0，配置时钟的方向以及相应的数据位宽。从另外一个方面，FPGA器件又可分三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列。如EPCS1,EPCS4配置器件专供AS模式，目前只支持 Cyclone系列。使用Altera串行配置器件来完成。Cyclone期间处于主动地位，配置期间处于从属地位。配置数据通过DATA0引脚送入 FPGA。配置数据被同步在DCLK输入上，1个时钟

45、周期传送1位数据。PS则由外部计算机或控制器控制配置过程。通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。3. CycloneIIJTAG和ASP配置下载在电脑上写好程序.pof文件直接通过JTAG写到FPGA SRAM里，掉电丢失。只有把.pof写到串行配置器件上，板子上电后串行配置器件EPCS4将程序自动写到FPGA中才不会丢失。JTAG是直接烧到FPGA里面的,由于是SRAM,所以断电后要重烧；AS是烧到FPGA的配置芯片里保存的，每次上电

46、就写到FPGA里；pof文件可以通过As方式下载（保证byteblasterII/usb blaster连接正确）；sof文件（FPGA配置数据：是sof文件，将sof文件编程到Flash中，上电后FPGA可以从Flash中配置。sof文件是其他配置文件的基础，其他文件均可由sof文件转换得到。）或者转换的jic可以通过jtag方式下载；这两种下载模式使用的接口外形是完全一样的，要注意区分。所以开发板要有下载调试（掉电丢失）以及下载程序到EPCS4中2个电路。（1） ASP模式下载程序到EPCS4，然后自动EPCS4到FPGA直接电脑EPCS4，板子上电后 EPCS4FPGA（自动）。实现电路

47、：图（8）ASP模式实现电路AS,可对Altera的As串行配置芯片(EPCS系列)进行编程;PS,可对FPGA进行配置。FPGA的配置数据存储在内部SRAM单元中。由于SRAM掉电后数据会丢失，因此每次上电时必须重新将配置数据写入SRAM中。这个过程称为“FPGA的配置”。由此可见，FPGA的配置信息是存储在FPGA内部RAM当中的。可知在主动串行模式下，FPGA将配置数据从EPGS中读取，然后存入内部RAM中。ASP配置模式支持StratixII和Cyclone系列的FPGA，通过配置MSEL1：O为1：0，选择主动配置模式(除JTAG模式不受MSEL控制外，其他配置方式均由MSEL决定)。AS配置模式使用串行配置器件(EPCS1EPCS4EPCSl6EPCS64)。在ASP配置过程中，StratixlI和Cyclone系列的FPGA是主设备，串行配置器件为从设备。在AS配置模式下，FPGA通过DATA0接收配置数据，配置数据和DCLK是同步的。每个时钟周期传输1位配置数据。通过控制nCONFIG、nSTATUS、CONF_DONE来表示配置过程。串行配置芯片在DCLK上升沿时