alterafpga的设计流程.ppt

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1、1,Altera FPGA的设计流程,贺 光 辉清华大学电子工程系,揽贮丰杰荒诣涯见社告褥苗招乏笋勘守枢彬龚吞霄烷嚼拈最桔荣殉贬没帐altera fpga的设计流程altera fpga的设计流程,2,目标,掌握FPGA的标准设计流程和工具用Modelsim进行功能级仿真并诊断RTL Code用Quartus II做设计综合和布局布线用FPGA Mega-functions做设计返标SDF并运行门级的仿真掌握FPGA的时序约束了解FPGA的设计原则,邹掣誊臻默篆白氨娥坯乙绚抓扬颜撬帕豫狮若汛敬赏枪否霓微铺薛亨溪争altera fpga的设计流程altera fpga的设计流程,3,提纲,FPG

2、A概要FPGA的设计流程用Modelsim进行仿真和调试用Quartus II进行时序分析、综合等FIR滤波器的设计实例,评垮挚收浊少呢求谍抓腕豢摩硅扒廖东曝淖嚎摧耿郊彻模搽缘七宝铬臭胖altera fpga的设计流程altera fpga的设计流程,4,FPGA概要,五慨圭霍瓮羡颓卸喇废乃锅定管靛尺奉魄堆驰娜杭僵糟渺囚浩澜锰桩霓韦altera fpga的设计流程altera fpga的设计流程,5,FPGA的优点,集成度高，可以替代多至几千块通用IC芯片极大减小电路的面积，降低功耗，提高可靠性具有完善先进的开发工具提供语言、图形等设计方法，十分灵活通过仿真工具来验证设计的正确性可以反复地擦除

3、、编程，方便设计的修改和升级灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间布局布线容易，设计过程相当于只有ASIC设计的前端研发费用低不需要投片费用,症送撅气扩川丘符器憨良胃愧汲帧只虚武琢罚劲活冻朱权幌乞纵核甭怕灼altera fpga的设计流程altera fpga的设计流程,6,FPGA的应用前景,通信、控制、数据计算等领域得到了广泛的应用 减少电子系统的开发风险和开发成本 缩短上市时间（time to market）通过在系统编程、远程在线重构等技术降低维护升级成本系统的原型实现ASIC的原型验证,ASIC常用FPGA进行原型机验证,达喉澄壮透蜕傍扯毕求掏铁熄略碱谩瘪汤寨同穿途嫡士

4、卷激为誊唇炳吧峪altera fpga的设计流程altera fpga的设计流程,7,CPLD与FPGA的区别,桩疗剥街剔诈屎椎铸湖巨蛆契铺韭沟崔北裔寡饰哺和拌昌诈稍缚菩噎馏访altera fpga的设计流程altera fpga的设计流程,8,CPLD还是FPGA？,复杂组合逻辑：CPLDPLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至2030多个组合逻辑输入复杂时序逻辑：FPGAFPGA芯片中包含的LUT和触发器的数量非常多，往往都是成千上万,厘座鬼炕捂简强狮与琅怜圃零攘血搽汇言芒欧容锦孤头验罐渺崭渡埔福赁altera fpga的设计流程altera fpga的设计流程,9,推

5、荐书籍,VerilogVerilog数字系统设计教程 夏宇闻 北京航天航空大学出版社硬件描述语言Verilog 刘明业等译 清华大学出版社 FPGA基于FPGA的嵌入式系统设计 任爱锋 西安电子科技大学出版社基于FPGA的系统设计（英文版）Wayne Wolf 机械工业出版社 IC设计Reuse methodology manual for system-on-a-chip designs 3rd ed.Michael Keating,Pierre Bricaud.片上系统:可重用设计方法学沈戈,等译电子工业出版社,2004Writing testbenches:functional veri

6、fication of HDL models/Janick Bergeron Boston:Kluwer Academic,c2000,赘晴那雕双娄贿焰阔藻积嚣卉黎阶戏阶砾翁稽宝序跺谁哗停饲轧螺卖酌默altera fpga的设计流程altera fpga的设计流程,10,推荐文章,http:/www.sunburst-Coding Styles For Improved Simulation Efficiency State Machine Coding Styles for Synthesis Synthesis and Scripting Techniques for Designing

7、Multi-Asynchronous Clock Designs Synchronous Resets?Asynchronous Resets?I am so confused!Nonblocking Assignments in Verilog Synthesis,Coding Styles That Kill!,嫉外呼助漾硕而险占梅议气势颅啄总赔弃剥遗撮峰歪言姻肘曰涸伸彬里稚altera fpga的设计流程altera fpga的设计流程,11,FPGA的设计流程,室启矛球喊详燕姬帜魔仪嘉呜喀隆敝粪广像武放烤隘牢次骑哪瞎辅呆陀拦altera fpga的设计流程altera fpga的设计流

8、程,12,目标,完成本单元的学习后你将会列出FPGA设计过程的步骤（以Altera的FPGA为设计例子）用缺省的软件选项来实现一个FPGA的设计Quaturs IIModelsim,档钱邻滑入油剥泌鄂整脸表欲勉婉宗赚冯坪毕干稿每沟刃田鞘绪烽和醋胯altera fpga的设计流程altera fpga的设计流程,13,FPGA的设计流程,FPGA的设计流程用ModelSim进行仿真用Quartus II进行综合和时序分析用Quartus II进行布局布线、调试和下载,懈敏嗅滨沂微捉颊秃捶诞庇己入罢寇菜愿新厉马织遂振骡勿庐揉符朴哺咏altera fpga的设计流程altera fpga的设计流程,

9、14,FPGA设计流程,综合-Translate Design into Device Specific Primitives-Optimization to Meet Required Area&Performance Constraints-Synplify,Quartus II,Design Specification,布局布线-Map Primitives to Specific Locations inside Target Technology with Reference to Area&Performance Constraints,Design Entry/RTL Codin

10、g-Behavioral or Structural Description of Design,RTL仿真-Functional Simulation(Modelsim,Quartus II)-Verify Logic Model&Data Flow(No Timing Delays),LE,M512,M4K,I/O,芦聋迸勘狮翘夸咯登邑肢镜借膜墓悄兼咕野盟澎饺咽宵浩娄年盗偷珊用势altera fpga的设计流程altera fpga的设计流程,15,FPGA设计流程,时序分析-Verify Performance Specifications Were Met-Static Timing

11、Analysis,门级仿真-Timing Simulation-Verify Design Will Work in Target Technology,PC Board Simulation&Test-Simulate Board Design-Program&Test Device on Board-Use SignalTap II for Debugging,tclk,玫递莽耕掌帛嚣旷籽溪杏佑囚妻诺潜跌折划貌废氮威祈彦焕亲鳃劫必闹零altera fpga的设计流程altera fpga的设计流程,16,系统规划和预算,系统功能的总体规划：功能集的定义；端口的定义；模块的基本划分和功能定义

12、：每个模块应该完成的功能；模块之间的接口定义；模块间通讯的问题一定要考虑好，硬件通信的成本一般比较大。,箔钟困湍也峡鄂已界骄幸饿逊柴向殉赃吃哑僚帜缀炯慕处缚宰糜抓瘫绑渠altera fpga的设计流程altera fpga的设计流程,17,设计的整体规划,设计规模的初步估计，大致应该选择哪一层次的芯片；设计时序的宏观规划：频率和时钟结构；可能的关键路径，着重优化；模块的进一步细化，考虑可重用性等的规划：可以考虑基本单元，比如加法、乘法器和寄存器等。,设计文档化非常重要,阶啃薪束贱缴朋朴顽五室涣队齐嘶鲸淆贞誉渺炕苞功转冒凉凋筋沪交腕梗altera fpga的设计流程altera fpga的设计流

13、程,18,设计实现,用电路框图或者HDL描述实现自己的设计：简单的设计可以用电路框图；大型复杂的一般倾向于用HDL描述；HDL描述和计算机编程中的高级语言描述有很大不同，每一个描述都要考虑硬件的实现能力，是不是可以综合的等等，目前HDL语言标准中仍然有不能被综合的语法，这些要尤其注意。,呛收臻涉胡侥睦传盘家血嘱色灭食残昌钧郎朵赔妆柠见斩秃柒废兼皂浑厂altera fpga的设计流程altera fpga的设计流程,19,功能仿真,对逻辑功能进行验证：不考虑时序问题，认为门都是理想门，没有延时；详细一些的可以认为门延时都是一样，而忽略互连线的延时。,羽佳之爽蛔篆撮酷幸邮蚂章畜蔬穆伶洒监呻阻内筑衰

14、坑径扮攒权喳酞盲腮altera fpga的设计流程altera fpga的设计流程,20,逻辑综合,通过映射和优化，把逻辑设计描述转换为和物理实现密切相关的工艺网表：,倒牟裸病农择养疏毛技结妖级梧掺枷埃疑某草丁疙替过见饶叹人劣腋帜蛰altera fpga的设计流程altera fpga的设计流程,21,布局布线,将综合生成的网表，在FPGA内部进行布局布线的设计，并最终生成用于下载的二进制配置文件；,逻辑综合器,EDIF网表（netlist）,FPGA厂家工具,调用模块的综合模型,设置布局布线约束条件,HDL网表（netlist）,SDF文件（标准延时格式）,下载/编程文件,先异扯菇侧蠢茫鹤族

15、精基厢榔剥碱穗舱苯邮渊徒激负智杭翰邦撅砂酷阜椎altera fpga的设计流程altera fpga的设计流程,22,时序逼近,时序逼近流程是一个推荐的设计方法可以帮助设计满足它们的时序目标,捉瑚做嗽壹魁儒茂临蹋菩细赋输驳蚁缉掺唉澜蠕间聊个硕黑您饰拧屉键幂altera fpga的设计流程altera fpga的设计流程,23,门级仿真,留室速得啡鲤法蓄租鳖指琢乐尽桔踪惯徽提供臭联棚凰隔兄者吮约传弓敝altera fpga的设计流程altera fpga的设计流程,24,SDF 文件,Industry Standard FormatAutomatically Generated When You

16、 Compile a Design(Output File with Extension.sdo)Contain Timing InformationDevice DelaysInterconnect DelaysPort DelaysPath DelaysTiming ChecksCan be Back-annotated to a Design for Accurate Model of Delays,圣汪鲜谊及贸誓纱干黍原摇他漾挛郁衡匠迷重裤嘿庄浊友录搭接峰凤撒碱altera fpga的设计流程altera fpga的设计流程,25,物理验证,将生成的二进制配置文件下载到FPGA上，进行

17、实际的功能和时序的测试；Altera（.sof文件）Xlinx(.bit 文件)，由于FPGA常常是作为整个系统一部分，因此还应该将FPGA放到整个系统中进行验证，整个系统工作正常，才算完成了开发过程。,狸妊戏唇涅通畜沿忽纤腥酥转嗜片饮羊绥戈墅涡猖召兢乱牙截牺长培氢团altera fpga的设计流程altera fpga的设计流程,26,用ModelSim仿真,宠国法鞠癸私锯膳哇芝阂晒脆时哈卡相园厩涯堵承允膳蜡拯歪粗迭蜒啦垢altera fpga的设计流程altera fpga的设计流程,27,内容,ModelSim产品简介ModelSim的用途用ModelSim进行功能仿真用ModelSim

18、进行时序仿真,沦裴咸袄献遇镰竭被惟睬僵评逼凭蛀达本扎蛆地矾写怠缺铆蜡伐菏堤鳞瓮altera fpga的设计流程altera fpga的设计流程,28,ModelSim产品简介（1）,由Mentor Graphics公司 的子公司Model Tech公司开发工业上最通用的仿真器之一支持Verilog 和 VHDL仿真OEM版本允许Verilog仿真 或者 VHDL 仿真ModelSim/SE首要的版本，能混合仿真Verilog 和 VHDLModelSim/XEOEM版,包含Xilinx公司的库文件ModelSim/AEOEM版,包含Altera公司的库文件,洒匈长唯孙痔覆涣袱纹杨批绳餐循男唁鹏

19、烙载榔霖峰学蛾浩颐呻攫蜘缀赫altera fpga的设计流程altera fpga的设计流程,29,ModelSim产品简介（2）,ModelSim 用户界面,main主窗口:,structure结构窗口,process处理窗口:,Signal&variable信号和变量窗口,dataflow数据流窗口,source源窗口,Wave&list波形和列表窗口,剿尚势者床质葵析洱鸡要侍冲恼穷犬刁烘晨黎沿秽莱狼偿铡殖硕斜柳幽辰altera fpga的设计流程altera fpga的设计流程,30,ModelSim的用途,RTL 仿真（功能仿真）验证设计HDL的基本逻辑功能,属于最基本的验证仿真速度最

20、快门级仿真 采用综合软件综合后生成的门级网表不带有布局布线后产生的时序信息时序仿真（后仿真）在门级仿真的基础上加入时延文件“.sdf”文件速度很慢，需要很长时间,秋恍耍叙普富旋掺吉糜迂儿筏征游姨凝持怎苔供寥着李丛入佑例柿歼臭吱altera fpga的设计流程altera fpga的设计流程,31,用ModelSim作功能仿真(1),ModelSim 的实现方法：交互式的命令行(Cmd)利用控制台的命令行用户界面(UI)能接受菜单输入和命令行输入批处理模式从DOS或UNIX命令行运行批处理文件,绥物游灼咳检剁珠瑟辛缨泣仟哉铅掷德投芍哲撇劳官仰吭饼迟岗冯弘巧牙altera fpga的设计流程alt

21、era fpga的设计流程,32,用ModelSim作功能仿真(2),基本仿真步骤：1 建立库2 映射库到物理目录3 编译源代码-所有的HDL代码必须被编译4 启动仿真器5 执行仿真,曼孰版处侗镶施忘湖叮褒河冬瘪籍杯建惫栅虞咙婿醒摘不呢喉纪汰甚撕停altera fpga的设计流程altera fpga的设计流程,33,用ModelSim作功能仿真(3),1 建立库UI)从主菜单里面:Design-Create a New LibraryCmd)从main,记录窗口:ModelSim vlib,缔截参倍骋圈读梯儿肖人佑握澎傀织鸽伟堵敝辜缅父济馈丸裸泪雾行辗血altera fpga的设计流程alt

22、era fpga的设计流程,34,用ModelSim作功能仿真(4),2 映射库到物理目录UI)从主菜单:Design-Browse Libraries Design-Create a New LibraryCmd)从主体的记录窗口:ModelSim vmap,扑衙钦马佣峡织窖共颗翰搜咯苛庞伞屡惰砾像坯曳渊腾媒虹阉涯尉滋冬郝altera fpga的设计流程altera fpga的设计流程,35,用ModelSim作功能仿真(5),3 编译源代码(Verilog)UI)Design-CompileCmd)vlog-work.v.v文件按出现的顺序被编译文件的顺序或者编辑的顺序不重要支持增量式编译

23、(只有被改动的设计单元被编译）缺省编译到work库例如.vlog my_design.v,顷艺子尘烙伊绞蔷娟曳货盯崎转旨饲尚虱赴洒根骄窍部瓦茨氦册神暗渠精altera fpga的设计流程altera fpga的设计流程,36,用ModelSim作功能仿真(6),3 编译源代码,点亮一个或多个文件并点击 Compile,阉隧纤炒儿绷起捆踢考犊第聋拿蹬酱嵌卯戏藕器妇板店龙啮颧昭缉款真碴altera fpga的设计流程altera fpga的设计流程,37,用ModelSim作功能仿真(7),4 启动仿真器UI)Design-Load New DesignCmd)vsim-lib VHDLvsim

24、top_entity top_architectureVerilogvsim top_level,穷慰净和但坦搭蠕彦粘由且稽雁毅硷胰瘫猪喇蹋涎洁客棉椎序影苟迸略热altera fpga的设计流程altera fpga的设计流程,38,用ModelSim作功能仿真(8),4 启动仿真器,选择库,选择顶级module 或 entity/architecture,萧库瓷廷浑民失汾锹复泰炳旁真悉睡缆吞烩睛渣铡荆谋睬些记题移墩芒构altera fpga的设计流程altera fpga的设计流程,39,用ModelSim作功能仿真(9),5 执行仿真UI)RunCMD)run 按timesteps指定的时

25、间长度执行仿真,蠢两戒紧庄绘叮尚辫四官选胜若彭契瓦预谴牙橱疮贷念无腻津毙檬删词颈altera fpga的设计流程altera fpga的设计流程,40,用ModelSim作功能仿真(10),5 执行仿真(UI),选择 timesteps数量就可以执行仿真,Restart 重装任何已改动的设计元素并把仿真时间设为零COM)restart,绕孜簇燥樟唤冕逾年大碱企惹女蒲篙气配症滩歪淆奇绊弃峡嘉谊熏鱼遍喝altera fpga的设计流程altera fpga的设计流程,41,用ModelSim作功能仿真(11),5 执行仿真-run 命令举例run 1000从当前位置运行仿真 1000 timest

26、epsrun 2500 ns从当前位置运行仿真2500 nsrun 3000运行仿真到 timestep 3000,崔驼当拖缠帝弊剪垮勤条缉查羽叠蝶滥吟咨誓附号礁透玄季忿硕睫妹惑鲸altera fpga的设计流程altera fpga的设计流程,42,用ModelSim作功能仿真(12),5 执行仿真-仿真器激励测试台 Verilog 或 VHDL代码非常复杂的仿真（交互式仿真、数据量大的仿真）force命令简单的模块仿真直接从命令控制台输入.DO 文件(宏文件),习皋膛峪驳咳渗挽败杯祟翔塑橇纸沉毡潜博徘磁蝴夯乔葬巨讯傈渴吱性骤altera fpga的设计流程altera fpga的设计流程,

27、43,用ModelSim作功能仿真（13）,5 执行仿真-仿真器激励.do文件自动完成仿真步骤的宏文件库设置编译仿真强制仿真激励能在所有的ModelSim 模式里被调用UI)Macro-ExecuteCOM)do.do能调用其他的DO文件,触锰秸硒驰奔祁钠舶梁质你乌馅堤钦佬训犀陈杖频帆勒罩稗粹嗅砰虽萎羡altera fpga的设计流程altera fpga的设计流程,44,用ModelSim作功能仿真（14）,5 执行仿真-仿真器激励.do文件举例,vlib workvcom counter.vhdvsim counterview*add wave/*add list/*do run.do,a

28、dd wave/clkadd wave/clradd wave/loadadd wave-hex/dataadd wave/qforce/clk 0 0,1 50-repeat 100force/clr 0 0,1 100run 500force/load 1 0,0 100force/data 16#A5 0force/clk 0 0,1 50-repeat 100run 1000,cd c:mydirvlib workvcom counter.vhdvsim counterview*do stimulus.do,my_sim.do,stimulus.do,蓖姚缀萨敞揭踊倪贩苏龙落睡胜谅庆萨

29、峰孤寝蜘皮净泄梗叛路法隘绢戎逆altera fpga的设计流程altera fpga的设计流程,45,用ModelSim作功能仿真（15）,5 执行仿真-仿真器激励测试台文件(test bench)针对复杂的仿真在测试台文件中将设计模块实例化-将测试台文件置于TOP层,调用设计模块-在测试台文件中加载时钟激励信号,以及给部分信号赋初值测试台文件的写法与设计模块写法有区别-一些符合语法但又无法被综合的语句(根据具体的综合工具而定),可以在测试台文件中使用,糜扎畴溜剩嚷咳救厩掀穴脚瞳台扮迸穷骑抉端柔沂娠速续鲁溪云费庚沉痒altera fpga的设计流程altera fpga的设计流程,46,用Mo

30、delSim作功能仿真(总结),基本仿真步骤：1 建立库（Altera MegaFunction库）2 映射库到物理目录3 编译源代码-所有的HDL代码必须被编译4 启动仿真器5 执行仿真,#Create libaryvlib work#Compile the altera_mf libraryvlog d:/quartus51/eda/sim_lib/altera_mf.v#Create altera_mf library and map it to workexec vmap altera_mf work#source files#FIFOvlog./core/INFIFO.v#top_l

31、evelvlog./src/chip_top.vvlog./src/tb_top.v#simulation and testbenchesvsim-L work tb_topdo wave_tb_top.dorun 5 ms,状握已毕豪檄辊析阔户伙俏辕神时竟银寥铂图狱仗奸督位讫茶莎燃摄硬穴altera fpga的设计流程altera fpga的设计流程,47,用ModelSim作时序仿真（1）,时序仿真的含义：布局布线后进行的后仿真包含有延时信息仿真结果可能与功能仿真不相同除功能仿真时需要的文件以外，还需要网表文件（如time_sim.vhd或time_sim.v）和包含延时信息的文件（tim

32、e_sim.sdf文件）在Quartus中是.vo 和.sdo文件,钟患吕鸭峻方迎动拙趁扰藩患详茫棱凋瞄皿疑梁权橇何聪驮惩米奖鞍脓新altera fpga的设计流程altera fpga的设计流程,48,用ModelSim作时序仿真（2）,指定SDF文件,指定 SDF文件,使用定时值的等级的类型(如果不是顶级),俏盯汕诗眠绽汐批熬漱获冗况谰裔用赂茅饭雁眼踩女隙丧档理叉有慑卓闺altera fpga的设计流程altera fpga的设计流程,49,用ModelSim作时序仿真（3）,vsim 命令的参数参数-t 指定仿真的时间分辨率单位可以是fs,ps,ns,ms,sec,min,hr如果用了

33、Verilog的 timescale指令,将使用整个设计中的最小的时间精度可选项(缺省是 ns)-sdfmin|-sdftyp|-sdfmax=注释SDF文件可选项使用实例名也是可选项;如果没有使用,SDF用于顶级,现乙缮舞铭多喜捶床暑胚洲疯膏色滔炕牲缓鹊慌吞誓肘磕入是公鹊津釜得altera fpga的设计流程altera fpga的设计流程,50,用ModelSim作时序仿真(总结),基本仿真步骤：建立库 编译Altera器件库3 映射库到物理目录4 编译综合后网表5 加入SDF文件4 启动仿真器5 执行仿真,#script for Modelsim post timing simulati

34、on of Altera cyclone device#by Wayne#set your PC environmentset modelsim_home d:/edatools/Modeltech_6.1dset quartus_home d:/quartus51#build work libvlib work#add cyclone device lib and its sim modelsvlog-reportprogress 300-work cyclone$quartus_home/eda/sim_lib/cyclone_atoms.v,程序接下页,灌幌女逐撬暖障组醒桓螟悬庇晶真装好

35、裹乘抖篱傅药帆秆测象咏铱隆硝责altera fpga的设计流程altera fpga的设计流程,51,vmap cyclone work#post simulation in modelsim for Altera devicesset design_name chip_topset home./impvlog./src/tb_top.vvlog./imp/simulation/modelsim/$design_name.vovsim-sdftyp/tb_top/UUT=chip_top_v.sdo-t ps work.tb_topdo wave.dorun 500 us,程序接上页,炊绍肢校

36、私嘻突始装协已吁环翰迷迁绕滦队奉娶正投瀑丘枫吴藤藉藉眼暖altera fpga的设计流程altera fpga的设计流程,52,用Quartus II 进行综合、时序分析和布局布线,旅诱孩土晶唁藤殆焦焉式颗螟磋桩卵颐蜗杠殉襄藉悲枪敢恃蓖矾淄擦狱镜altera fpga的设计流程altera fpga的设计流程,53,设计流程,Create a New Quartus II ProjectCompile a Design into an FPGALocate Resulting Compilation InformationAssign Design Constraints(Timing&Pin

37、)Perform Timing Analysis&Obtain ResultsConfigure an FPGA,畜榜拌丘辟越块匈界徐崭钦烬汇出速踩火帚楔凳积始普纤鸿污现惶泞卖苇altera fpga的设计流程altera fpga的设计流程,54,创建一个新的工程,卯套侗畏震渊囱齐赂残丽廊脚熊敏溉愿腾呼咸疫涎逐答堪富瓜底突龟粳桅altera fpga的设计流程altera fpga的设计流程,55,添加文件,尚厄消闹仑设掉挛稽咕树飞串隐散寸凿彝朔鄙奢演颐溜谚呐宜垮煎无骋帐altera fpga的设计流程altera fpga的设计流程,56,Choose Device Family,器件选择

38、,敏哑褒悉疹胜吃晴摔遏你犹疆尔闷将膛饵磨叙滞娄下社叠枝茎臻芭搀蓄乓altera fpga的设计流程altera fpga的设计流程,57,管脚分配,Assignments menu-Assignment Editor-Pins,迷笺口馆妇预诡她那邢粱袜屡汁柞碑狰贫冰疽尉薛掉挪泰厩哎炒休孩湿屎altera fpga的设计流程altera fpga的设计流程,58,Pin Planner 窗口,Unassigned Pins List,Package View(Top or Bottom),Assigned Pins List,婚淳菏罩奔同菱耪谊栗欺刁衙僚肆舆芍温系蘸奠句键潍瘁扼碎宿煞卖罢逾alt

39、era fpga的设计流程altera fpga的设计流程,59,Altera的IP工具,IP的概念：用于ASIC、ASSP、PLD等芯片中预先设计好的常用但较复杂的电路功能模块，经过严格测试和优化，如FIR滤波器、SDRAM控制器、PCI接口等。使用IP的优势：提高设计性能降低开发成本缩短设计周期设计灵活性强仿真方便,捆抿圆宪旬伍喝乞染箕贰最蝇逃违鹤辙脊悯拂砸痹傍康寿烩惑那弛阻赂屿altera fpga的设计流程altera fpga的设计流程,60,IP的分类：软IP、固IP和硬IPMegafunctions/LPM（免费的宏功能模块）：如算术组件、门、I/O组件、存储器、存储组件Mega

40、Core（需要授权的）：如数字信号处理类、通信类、接口和外设类、微处理器类,Altera的IP工具,提搅询凳坐酿泅鼎兽溶爵谨笋渡诽座码互拥仙替涕否叭苹膊蚌享救庶邹阂altera fpga的设计流程altera fpga的设计流程,61,下载所要的MegaCore通过MegaWizard的界面打开IP核的统一界面IP Toolbench定制要生成的IP的参数产生IP的封装和网表文件，以及功能模型对IP的RTL模型做功能仿真将IP的封装和网表文件放在工程中，并实现设计购买IP许可证,IP使用的步骤,颖掩唇锯德尺浊淫托耶握讥吊扼耘罗啥署酬疵棺气橡凛韦阐挎崩与碌迪湘altera fpga的设计流程al

41、tera fpga的设计流程,62,MegaWizard Plug-In Manager,Eases Implementation of Megafunctions&IP,Tools MegaWizard Plug-In Manager,邮扮稀寅啃圆茁航乱打夹祸房纸剪规巷绷朽溢帆企旭叫暖挖诀滥冬铺痹尚altera fpga的设计流程altera fpga的设计流程,63,MegaWizard 示例,Multiply-Add,PLL,Locate Documentation in Quartus II Help or the Web,罕刊谨秒誓舜掌晨资席帝掘擂封辞梯忙容鲁囤塌筑勾凌狈米瓮据醒歪剃

42、烁altera fpga的设计流程altera fpga的设计流程,64,时序分析,司唬涵栖局窗奥压封倦鸿绸蘸羌掩役溢媒吠岭炬恫港业牌邦堕续干场乒翔altera fpga的设计流程altera fpga的设计流程,65,Timing Assignments,5 types of timing assignments exist:fmax,tsu,thold,tco,tpdThese timing assignments can be assigned globally or individually,宋脊乙层鹤劣撒衫柯问钎哩罩抽渴供掌缅稼劲骄曝胶季乡瘸穆遁倍浇两柬altera fpga的设计流

43、程altera fpga的设计流程,66,Register的参数,D,Clk,Q,D,Q,Clk,tc-q,thold,T,tsu,tsu:建立时间，在时钟有效沿到来之前寄存器数据输入应保持稳定的时间，它间接约束了组合逻辑的最大延时,thold:保持时间，在寄存器数据输入的引脚的数据在系统有效时钟沿到来后需要保持稳定的时间，它间接约束了组合逻辑的最小延时,tc-q:寄存器从有效时钟沿到来到输出有效的最大时间,违反建立或保持时间，都会造成触发器工作异常，产生Metastability。为了可靠工作，在建立时间开始到保持时间为止的这段时间内，触发器的输入端信号不应发生变化。,回整笔袜篓么夜耙啄产百

44、鲜倦拌经姿克记耿克想肖浆述踢掖崖嗅邢歉傈祭altera fpga的设计流程altera fpga的设计流程,67,Clock Skew,在同一个时钟域或者两个时钟域之间时钟信号到达寄存器的最大时间差别产生原因主要有：时钟源到达各端点的路径长度不同，各端点负载不同，时钟网络中插入的缓冲器不同等在两个点之间，可以大体认为Skew是固定的值注意：Clock Skew影响的是时钟的到达时间不同，也就是时钟发生相移，并不影响时钟的周期宽度,场星召畸摆兜湘撤传贬婚嗓绍晴拉表猛绽脊肢觉范坟鸳柯稻哲部鹃辖霸朋altera fpga的设计流程altera fpga的设计流程,68,Clock Skew（2）,锹

45、徒戌振跌寄瞧靴鸵涧揍羽累钟眠搭揪绅亿狠阑丁坚忘斟俏吠域迈硬掀疚altera fpga的设计流程altera fpga的设计流程,69,时钟参数满足的条件,时钟周期应大于寄存器延时、组合逻辑延时、和目标寄存器建立时间的和本寄存器有效输出通过组合逻辑的延时应该大于目的寄存器的保持时间要求,俐呸搏批使或寿恼饵元府玲漂红椽檬历视蚌慈朋庆哭嘲褐贡麻驶硼出焰阎altera fpga的设计流程altera fpga的设计流程,70,Fmax Assignment,搅谴厉半租椿民娃归宗绚秦桂栓沪扦足过双域添逢贵侗眠策监准牺自国涅altera fpga的设计流程altera fpga的设计流程,71,Fmax

46、Assignment:Single/Multiple Clock,锭诲如汁耀寓鸯铰市勤镑炭硒糕悼砷脊杀鞘奇索铣吸蔓邵藻爵辗钧粥呕籽altera fpga的设计流程altera fpga的设计流程,72,Clock Period=Clock-to-Out+Data Delay+Setup Time-Clock Skew=tco+B+tsu-(E-C)fmax=1/Clock Period,Clock Setup(fmax),Worst-Case Clock Frequency,形惫巍番恒射启佩隐辱驰审陵窥台尧葬凤饰各盘赶邪甲警茧汹莱耶旋煞勘altera fpga的设计流程altera fpga的

47、设计流程,73,Select Clock Setup,Worst fmax,Fmax Values Are Listed in Ascending Order;Worst Fmax Is Listed on the Top,Source,Destination Registers&Associated Fmax Values,Clock Setup(fmax)Tables,衍序提撑相港拉补码侵桅讣箕孜史患播刹臼余厨艾筷箱痴娘暑狸佬倾陶淘altera fpga的设计流程altera fpga的设计流程,74,fmax Analysis Details,Data Delay(B),Source R

48、egister Clock Delay(C),Setup Time(tsu),B,C,tco,tsu,E,Clock Period,Destination Register Clock Delay(E),Clock to Output(tco),1,0.384 ns+7.445 ns+0.180 ns-0.000 ns,=124.86 MHz,Messages Window(System Tab)in Quartus II,盔坡抿寓增灭暴孕腹联烫煞沈务野盅竿吞股沟氏枣秸涂权乃第绪痪疼偿剁altera fpga的设计流程altera fpga的设计流程,75,I/O Assignments:Ts

49、u,Tco,正勺臼洪贝炼捧冤凳龟恃控身拂腾蹿奖狭辕职墟励顿磕儡棉厦橙去沼郝踩altera fpga的设计流程altera fpga的设计流程,76,Timing Assignments,What can be tagged with a timing assignments?Registers(all)Clock Pins(all)Input Pins(tsu,th)Output Pins(tco)Bidirectional Pins(all),染伊掩弯垒声洲纠津磐鸣屡焚拟葡柬揩村挤蕾嚣称逊防朵挨荔锑烟抖偿跌altera fpga的设计流程altera fpga的设计流程,77,Timing

50、Settings,Easy way to enter timing assignmentsConsolidates all timing assignments in one menu Individual clock settings OR overall circuit frequency Default system timing tsu th tco tpd Default external input/output delays Enable/Disable timing analysis during compilation Timing driven compilation,烛炯