时序逻辑电路概述及分析补充资料.doc

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1、10.2 时序逻辑电路的基本概念10.2.1 时序逻辑电路的特点、结构及分类一、时序逻辑电路的特点时序逻辑电路的特点是：电路在任一时刻的输出状态，不仅与当时的输入状态有关，而且还与电路原来所处的状态有关。因此，在时序逻辑电路中必须具有能够记忆电路状态的存储电路，以便把电路原来产生的状态存储起来，并作为产生新状态的条件。存储电路主要由触发器来完成。此外，在时序逻辑电路中，还应具有反馈通路，以使由存储电路记忆下来的电路状态能在下一个时刻影响电路的状态。二、时序逻辑电路的基本结构框图时序逻辑电路的基本结构框图如图10.2.1所示。由图可知，时序逻辑电路在结构上有两个特点：由组合逻辑电路和存储电路两部

2、分组成。输出和输入之间至少有一条反馈路径。即存储电路的输出信号Q（即状态信号）必须反馈到组合逻辑电路的输入端，并与输入信号X一起共同决定电路的输出信号Z。 图10.2.1 时序逻辑电路的基本结构框图在图10.2.1中，X (X1, Xi）为时序逻辑电路的输入信号； Z (Z1, Zj) 为时序逻辑电路的输出信号；D (D1, Dm) 为驱动存储电路转换为下一状态的激励信号（或称驱动信号）；Q (Q1, Qm)为存储电路的状态信号，它表示时序逻辑电路当前的状态，简称现态。状态信号Q被反馈到组合逻辑电路的输入端，与输入信号X一起决定时序逻辑电路的输出信号Z，并产生对存储电路的激励信号D, 从而确定

3、下一个状态，即次态。这些信号之间的逻辑关系可表示为 （10.2.1） （10.2.2） （10.2.3）其中，式（10.2.1）是输出方程；式（10.2.2）是存储电路的驱动方程（或称激励方程）；式（10.2.3）是时序电路的状态方程，Qn是现态，Qn+1是次态，该式表达了存储电路从现态到次态的转换。三、时序电路的分类时序逻辑电路通常分为同步时序逻辑电路（Synchronous Circuit）和异步时序逻辑电路（Asynchronous Circuit）两大类。（一）同步时序逻辑电路在同步时序逻辑电路中，所有触发器的时钟输入端都接到同一个时钟脉冲信号源上，因此，所有触发器都接受同一个时钟脉冲

4、的控制，它们的状态（即时序电路的状态）的变化是同时发生的。（二）异步时序逻辑电路在异步时序逻辑电路中，触发器不受统一的时钟脉冲信号的控制，各触发器状态的变化不是同时发生的。10.2.2 时序逻辑电路功能的描述方法描述一个时序逻辑电路的逻辑功能可以采用逻辑方程式、状态表、状态转换图、时序图等方法。这些方法从不同角度描述了时序逻辑电路逻辑功能的特点，它们在本质上是相同的，可以相互转换，是分析和设计时序逻辑电路的基本工具。 一、逻辑方程式逻辑方程式包括三组基本方程：输出方程、驱动方程（激励方程）和状态方程。对于异步时序逻辑电路来说还有时钟方程。用逻辑方程式虽然能对时序逻辑电路作清楚准确地描述，但不够

5、直观，也不能根据这些逻辑方程式来判断时序逻辑电路的逻辑功能。此外，在设计时序逻辑电路时，也很难根据给出的逻辑要求直接写出电路的逻辑方程式。逻辑方程式通常是根据给定的时序逻辑电路的逻辑图写出的。 二、状态转换表状态转换表（State Table）简称状态表, 是反映时序逻辑电路的输出Z、次态Qn+1和电路的输入X、现态Qn之间对应取值关系的表格，如表10.2.1所示。表的顶部是输入X的组合，表的左边是现态Qn的组合，表的内部是每一个现态与输入的组合所导致的次态Qn+1和输出Z。状态表的读法是：处于现态Qn的时序逻辑电路，当输入为X 时，该电路的输出为Z，在有效时钟脉冲作用下将进入次态Qn+1。表

6、10.2.1 时序逻辑电路的状态表X0X10 00 11 01 101/010/011/000/111/000/001/010/1状态表可由描述时序逻辑电路的三组基本方程得到，也可由文字描述导出。应该注意的是：状态转换是由现态到次态；输出Z虽然写在次态后面，但却是现态的函数。 三、状态转换图 状态转换图（State Diagram）简称状态图, 是反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形。将表10.2.1转换为如图10.2.2所示的状态图，可以更直观形象地表示出电路状态的转换过程，更容易分析电路的逻辑功能。 在状态图中：圆圈及圈内的字母或数字表示电路的各个状态。连线和箭头表示

7、状态转换的方向（由现态到次态），当箭头的起点和终点都在同一个圆圈上时，则表示状态不变。标在连线上下左右的数字表示状态转换前输入信号的取值和输出值，用“/”分隔；通常将输入信号X的取值写在“/”前，输出值Z写在“/”后，它表明：在该输入取值作用下，将产生相应的输出值，同时，在有效时钟脉冲作用下电路将发生如箭头所指的状态转换。四、时序图时序图就是时序逻辑电路的工作波形图。它能直观地描述时序逻辑电路的时钟信号CP、输入信号X、电路的状态Q及输出信号Z在时间上的对应关系。设有效时钟脉冲为下降沿，由状态图10.2.可得到如图10.2.所示的时序图。 图10.2.2 时序逻辑电路的状态图 图10.2.3

8、时序逻辑电路的时序图10.3 时序逻辑电路的分析与设计10.3.1 时序逻辑电路的分析 一、分析时序逻辑电路的目的分析时序逻辑电路的目的是：根据给定的时序逻辑电路，得出它所实现的逻辑功能。具体地说，就是根据给定的时序逻辑电路，分析电路在时钟信号和输入信号的作用下，输出信号Z的变化规律以及电路状态Q的转换规律，进而说明该时序逻辑电路的逻辑功能和工作特点。 二、分析时序逻辑电路的一般步骤 1.根据给定的时序逻辑电路，观察电路的结构，写出下列逻辑方程式： 各触发器的时钟方程。 时序逻辑电路的输出方程。 各触发器的驱动方程（激励方程）。 2.将各触发器的驱动方程代入其相应的特性方程，求得各触发器的次态

9、方程，也就是时序逻辑电路的状态方程。3.根据输出方程和状态方程进行状态计算，列出该时序逻辑电路的状态表。所谓状态计算，就是把电路的输入X和现态Qn的各种可能取值的组合代入输出方程和状态方程中，以得到相应的输出Z和次态Qn+1。 4.根据状态表得到该时序逻辑电路的状态图。 5.在给定的输入信号作用下，根据状态表或状态图画出时序图。 6.根据状态图或时序图分析给定时序逻辑电路的逻辑功能。 需要说明的是，上述步骤并不是必须要逐条执行的，在实际应用中，可根据具体情况加以取舍。例如，在分析同步时序逻辑电路时，各触发器时钟信号的逻辑表达式就可以不写。三、同步时序逻辑电路的分析举例例10.3.1分析如图10

10、.3.1所示的时序逻辑电路。图10.3.1 例10.3.1的逻辑电路图 解：观察电路的结构可知，它有一个输入信号X，一个输出信号Z，两个下降沿触发的JK触发器。由于两个触发器的时钟信号连接在同一个时钟脉冲源CP上，所以该电路是同步时序逻辑电路。同步时序逻辑电路各触发器的时钟方程可以不写。 （1）时序逻辑电路的输出方程为 各触发器的驱动方程（激励方程），即J、K的逻辑表达式为 （2）将各触发器的驱动方程代入其特性方程中，可得时序逻辑电路的状态方程为 （3）根据输出方程和状态方程进行状态计算，列出时序逻辑电路的状态表。将电路可能出现的现态和输入列在状态表中，在本例中需要将00、01、10、11四个

11、可能的现态列在Q1nQ0n的栏目中，并把输入X0和X1列在Q1n+1 Q0n+1/Z的栏目下。将现态和输入的逻辑值一一代入上面的输出方程和状态方程中，分别求出输出和次态的逻辑值。由此便可得到如表10.3.1所示的状态表。 表10.3.1 例10.3.1电路的状态表Q1n Q0nQ1n+1 Q0n+1/ZX0X1 0 0 0 1 1 0 1 1 0 0 /00 1/01 0/0 1 1/01 1 /10 0/00 1/0 1 0/0（4）根据状态表即可画出电路的状态图，如图10.3.2所示。 10.3.2 例10.3.1的状态图 图10.3.3 例10.3.1的时序图（5）画出时序图设电路的初始

12、状态为00, 根据状态表和状态图，可画出在一系列CP 脉冲作用下电路的时序图，如图10.3.3所示。（6）逻辑功能分析由状态图和时序图可知，该电路是一个受输入信号X控制的可控四进制同步减法计数器。当X0时，停止计数，电路状态保持不变；当X1时，每当输入一个CP的下降沿，电路的状态值就减1。输出信号 Z的下降沿用于触发借位操作。例10.3.2 分析如图10.3.4所示的时序逻辑电路。 图10.3.4 例10.3.2的逻辑电路图解：观察电路的结构可知，电路中有三个上升沿触发的D触发器，但没有输入信号。由于三个触发器的时钟信号连接在同一个时钟脉冲源CP上，所以该电路是同步时序逻辑电路。（1）该时序逻

13、辑电路的输出方程为 各触发器的驱动方程（激励方程），即D的逻辑表达式为 （2）将各触发器的驱动方程代入其特性方程Qn+1D中，可得时序逻辑电路的状态方程为 （3）根据输出方程和状态方程进行状态计算，即可列出该时序逻辑电路的状态表。由于在此电路中Z2Z1Z0，输出与现态完全相同，所以状态表中可以不再列出输出。又因为这个电路中没有输入信号，状态表中的次态只有一列。因而此电路的状态表可简化成表10.3.2所示的形式。表10.3.2 例10.3.2电路的状态表Q2n+1Q1n+1Q0n+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 01 0 00 0 10

14、0 10 1 00 1 00 1 10 1 1 （4）根据状态表可画出电路的状态图，如图10.3.5所示。由图可见，100、010、001三个状态形成了闭合回路，在电路正常工作时，其状态总是按照回路中的箭头方向作循环变化，因此常把这三个状态称为有效循环状态；其余的五个状态000、011、101、110、111则称为无效状态。在实际中，对于含有无效状态的时序逻辑电路来说，假如由于某种原因电路进入了无效状态，但是只要在若干个时钟脉冲CP作用之后，电路又能自动回到有效循环中去，则称此电路具有自启动能力；反之，如果电路无法从无效状态自动回到有效循环中去，而在无效状态之间构成了死循环，则称此电路没有自启

15、动能力。对于本例，电路进入无效状态000、011、101、110、111后，总是能自动回到有效状态循环中去，所以该电路具有自启动能力。 图10.3.5 例10.3.2的状态图 图10.3.6 例10.3.2的时序图 （5）画出时序图 设电路的初始状态为000, 根据状态表和状态图，便可画出在一系列CP 脉冲作用下电路的时序图，如图10.3.6所示。 （6）逻辑功能分析由状态图可知，电路能自启动，其有效状态是三位循环码100、010、001。分析其时序图可知，这个电路在正常工作时，每接受一个时钟脉冲CP，各触发器的Q端会依次输出一个脉冲信号，其宽度为一个CP的周期，即1TCP，其循环周期为3TCP。我们把在时钟脉冲CP作用下，具有把宽度为1TCP的脉冲依次分配给各触发器输出端的时序逻辑电路，称为脉冲分配器或节拍脉冲产生器。