电子设计与制作课程设计报告数字钟的设计与制作.doc

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1、电子设计与制作课程设计报告题 目： 数字钟的设计与制作学 年：10学年 学 期：第二学期专 业：应用电子 班 级：H09-1组 别： 3 姓 名： 指导教师： 小组成员： 时 间：2010年11月1日 2010年10月7日岳阳职业技术学院电子工程系电子设计与制作课程设计报告一、设计目的数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟

2、的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二、设计要求（1）设计指标 时间以12小时为一个周期； 时间以12小时为一个周期显示时、分、秒； 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。（2）设计要求 画出电路原理图（或仿真电路图）； 元器件及参数选择； 电路仿真与调试； 实物图。（3）制作要求 自行装配和调试，并能发现

3、问题和解决问题。（4）编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。三、原理框图 1数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。（a） 数字钟组成框图2晶体振荡器电路晶体振荡器电路给数字钟提供一个频率稳定准确的32768z的方波信号，可保证钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用门电路

4、构成；另一类是通过非门构成的电路，本次设计采用了后一种。数字如图（b）所示，由非门与晶体、电容和电阻构成晶体振荡器电路，实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容、与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。 （b） CMOS 晶体振荡器（仿真电路）3时间记数电路一般采用10进制计数器如74HC290、74HC390、74LS3

5、90、74LS90等来实现时间计数单元的计数功能。本次设计中选择74LS390。如图所示：由其内部逻辑框图可知，其为双2-5-10异步计数器，并每一计数器均有一个异步清零端（高电平有效）。CPA输入计数脉冲，由QA输出可产生二分频信号；由CPB输入计数脉冲，由QD输出可产生五分频信号；若在器件外部将QA与CPB相连，计数脉冲从CPA输入，即成为8421码十进制计数器，对应8421码的输出顺序是QDQCQBQA；若将QD与CPA相连，计数脉冲从CPB输入，便可成为5421码十进制计数器，它的输出顺序是QAQDQCQB。其功能真值表如表193所示。采用整体反馈清零构成60进制计数器：(1)首先将每

6、片74LS390连接成8421BCD码的10进制计数器，即两个Q0接 两个 CPB （3脚接4脚，13脚接12脚）用分别构成十进制计数器；(2)然后将低位片的进位信号1QD送给高位片的2CPA，从而串接成100进制计数器；(3)在此基础上，采用“整体反馈清零”或“整体反馈置数”方法构成小于100的任意进制计数器。 4译码驱动及显示单元电路选择74LS247作为显示译码电路；选择数码管作为显示单元电路。由74LS247把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。这里的LED数码管是采用共阳的方法连接的。计数器实现了对时间的累计并以8421BCD码的形式输送到74LS247芯片，再由

7、247芯片把BCD码转变为十进制数码送到数码管中显示出来。数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。即为用COMS与或非门实现的时或分校时电路，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1HZ或2HZ（不可太高或太低）信号；输出端则与分或时个位计时输入端相连。当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。实际使用时，因为

8、电路开关存在抖动问题，所以一般会接一个RS触发器构成开关消抖动电路，所以整个较时电路就如图（f）。 （f）带有消抖电路的校正电路6整点报时电路电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的Q和Q 、个位的Q和Q及秒计数器十位的Q和Q相与，从而产生报时控制信号。报时电路可选74HC30来构成。74HC30为8输入与非门。四、元器件1四连面包板1块（编号A45）2镊子1把3剪刀1把4共阴八段数码管6个5网络线2米/人674LS

9、247集成块6块7CD4060集成块1块874LS390集成块3块974HC51集成块1块1074HC00集成块4块1174HC30集成块1块12. 74LS08集成块2块1310M电阻5个14500电阻14个1530p电容2个1632.768k时钟晶体1个17蜂鸣器10个（每班）1） 芯片连接图1)74HC00D 2)74LS247 3)74LS390D 4)74HC51D 五、各功能块电路图 数字钟从原理上讲是一种典型的数字电路，可以由许多中小规模集成电路组成，所以可以分成许多独立的电路。（一） 24进制电路由74LS390、7408、数码管与74LS247组成，电路如图一。（二） 60进

10、制电路由74LS390、7408、数码管与74LS247组成，电路如图二。（三） 时间计数电路由1个24进制电路、2个六十进制电路组成，详细电路见图五。（四） 校正电路由74CH51D、74HC00D与电阻组成，校正电路有分校正和时校正两部分，电路如图六。（五） 晶体振荡电路由晶体与2个30pF电容、1个4060、一个10兆的电阻组成，芯片3脚输出2Hz的方波信号，电路如图七。 分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到z的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级进制计数器来实现。例如，将z的振荡信号分频为Z的分频倍数为（），即实

11、现该分频功能的计数器相当于极进制计数器。常用的进制计数器有等。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。计数为级进制计数器，可以将Z的信号分频为Z，其内部框图如图3-3所示，从图中可以看出，的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。（六） 整点报时电路由74HC30D和蜂鸣器组成，当时间在59:50到59:59时，蜂鸣报时，电路如下图所示：六、总接线元件布局简图整个数字钟由时间计数电路、晶体振荡电路、校正电路、整点报时电路组成。其中以校正电路代替时间计数电路中的时、分、秒

12、之间的进位，当校时电路处于正常输入信号时，时间计数电路正常计时，但当分校正时，其不会产生向时进位，而分与时的校位是分开的，而校正电路也是一个独立的电路。电路的信号输入由晶振电路产生，并输入各电路。简图如图下所示：七、实物图+八、总结1 实验过程中遇到的问题及解决方法 七段显示器与七段译码器的测量1）把显示器与74LS247相连，第一次接时，数码管完全没有显示数字，检查后发现是数码管未接电源而造成的，接电后发现还是无法正确显示数字，用万用表检测后，发现是因芯片引脚有些接触不良而造成的，所以确认芯片是否接触良好是非常重要的一件事。2）在检测247驱动电路的过程中发现数码管不能正常显示的状况，经检验

13、发现主要是由于接触不良的问题，其中包括线的接触不良和芯片的接触不良，在实验过程中，数码管有几段二极管时隐时现，有时会消失。用万用表欧姆档检测每一根线是否接触良好，在检测过程中发现有几根线有时能接通，有时不能接通，把接触不好的线重新接过后发现能正常显示了。其次是由于芯片接触不良的问题，用万用表欧姆档检测有几个引脚本该相通的地方却未通，而检测的导线状况良好，其解决方法为把247的芯片拔出，根据面包板孔的的状况重新调整其引脚，使其正对于孔，再用力均匀地将芯片插入面包板中，此后发现能正常显示，本次实验中还发现5块坏的LED数码管和两块坏的247，经更换后均能正常显示。 时间计数电路的连接与测试十、六十

14、进制都没有什么大的问题，只是芯片引脚的老问题，只要重新插过芯片就可以解决了。但在二十四进制时，按图接线后发现，显示器上的数字总是100进制的，而不是二十四进制，检测后发现无论是线路的连通还是芯片的接触都没有问题。最后，在重对连线时发现是线路接错引脚造成的，改过之后，显示就正常了。 校正电路在连接校正电路的过程中，出现时和分都能正常校正时，但秒却受到影响，特别时一较分钟的时候秒乱跳，而不校时的时候，秒从40跳到59，然后又跳回40，分和秒之间无进位，电路在时、分、秒进位过程中能正常显示，故可排除芯片和连线的接触不良的问题。经检查，校正电路的连线没有错误，后用万用表的直流电压档带电检测秒十位的QA

15、、QB、QC和QD脚，发现QA脚时有电压时而无电压，再检测秒到分和分到时的进位端，发现是由于秒到分的进位未拔掉所至。因上面程因引脚接错而造成错误，所以校正电路是完全按照仿真图所连的，在测试时，开始进行时校时时，没有出现问题，但当进行到分校时时，发现计数电路的秒电路开始乱跳出错。因此，电路一定是有地方出错了，在反复对照后，发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造成的，因此，在接线时一定要注意把不要的多余的线拿掉。2 设计体会1）通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，要设计一个电路总要先用仿真仿真成功之后才实际接线的

16、。但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。通过这次学习，让我对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。2）在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。 在连接六进制、十进制、六十进制的进位及十二进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。 在设计电路

17、中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如仿真的连接示意图中，往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚，因此在实际的电路连接中往往容易遗漏。又例如74LS390芯片，其本身就是一个十进制计数器，在仿真电路中必须连接反馈线才能正常显示，而在实际电路中无需再连接，因此仿真图和电路连接图还是有一定区别的。 在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。 3 对设计的建议此次的数字钟设计重在于仿真和接线，虽然能把电路图接出来，并能正常显示，但对于电路本身的原理并不是十分熟悉。我希望老师在我们动手制作之前应先告诉我们一些关于所做电路的资料、原理，以及如何检测电路的方法，还有关于检测芯片的方法。这样会有助于我们进一步的进入状况，完成设计总的来说，通过这次的设计实验更进一步地增强了实验的动手能力。