基于cpld的频率测量计.doc

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1、基于CPLD的频率测量计摘 要本文主要论述了利用CPLD进行测频计数，单片机实施控制实现等精度频率计的设计过程。该频率计利用等精度的设计方法，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点。等精度的测量方法不但具有较高的测量精度，而且在整个频率区域保持恒定的测试精度。该频率计利用CPLD来实现频率的测量计数。利用单片机完成整个测量电路的测试控制、数据处理和显示输出。本文详细论述了硬件电路的组成和单片机的软件控制流程。其中硬件电路包括键控制模块、显示模块、输入信号整形模块以及单片机和CPLD主控模块。设计器件采用Atmel公司的单片机AT89C51和Altera公司的M

2、AX7000系列EPM7128SLC84-15芯片。键控制模块设置1个开始键和3个时间选择键，键值的读入采用一片74LS165来完成；显示模块用8只74LS164完成LED的串行显示；被测信号经限幅后由两级直接耦合放大器进行放大，再经施密特触发器整形后输入CPLD；标准频率采用40MHz有源晶振动实现；单片机软件用汇编语言编写，软件模块对应于硬件电路的每一个部分，还包括部分数据计算和转换模块。关键词：单片机，CPLD，频率计，测频，等精度THE DESIGN OF FREQUENCY MEASUREMENT BASED ON CPLDAbstractThe reach pape rmainly

3、 discusses the design process of equal-accuracy frequency meter that uses CPLD to count the frequency measurement and frequency meter is also controled by single chip computer. The frequency meter makes use of equal-accuracy design that can overcome the disadvantage of traditional measuring principl

4、e, which precision declines as measured signal frequency does. The equal-accuracy measurement not only has higher measuring precision, but also can keep invariable measuring precision in whole area of frequency.This frequency meter uses CPLD to realize the measuring count of frequency. Single chip c

5、omputer completes the test control、data processing and display output of the system.This essay discusses the compose of hardware circuit and software control flow of single chip computer in detail. Hardware circuit includes key control module、display module, plastic module of input signal、single chi

6、p computer control module and CPLD main control module.The frequency meter adopts single chip computer AT89C51 of Atmel company and EPM7128SLC84-15 of Altera company. Key control module has 1 function key and 3 time selection key. A chip 74LS165 completes the key value input. Display module uses eig

7、ht 74LS165s to realize the serial display of LED. First, the measuring signal amplitude is limited. Second, the single is amplified by two class direct coupling amplifier. Finally, the signal inputs CPLD after it is trimed by Smitter trigger. Standard frequency is 40MHz. Software program of single c

8、hip computer is writed by assembly language. Some of software program is corresponded to every hardware part, the others includ data count and transform.Key Words：SCM;CPLD，Frequency meter， Frequency measurement，Equal-precision目录第一章 引言1第二章 测量原理及其设计内容22.1 测量原理22.2 频率计的设计内容和意义3第三章 硬件电路设计63.1 系统组成63.2 测

9、频模块的工作原理及设计73.2.1 CPLD的结构与功能介绍73.2.2 CPLD测频模块的逻辑设计83.3 键控制模块103.4 显示模块113.5 电源模块123.6 输入信号整形模块133.7 单片机主控模块143.7.1 AT89C51单片机性能143.7.2 单片机控制电路173.8 其它电路18第四章 软件设计194.1 Quartus II概述194.2 Quartus II使用VHDL实现系统功能的全过程204.2.1 电子系统的设计方法204.2.2 “自顶向下”与“自底向上”的设计方法214.2.3 VHDL语言简介224.2.4 频率计的VHDL设计224.3 CPLD模

10、块仿真254.4 单片机的汇编语言编程264.4.1 单片机主程序264.4.2 测频子程序274.4.3 显示子程序284.4.4 键盘扫描子程序294.4.5 时间值输入子程序304.4.6 延时子程序30第五章 实验测试及误差分析315.1 实验测试315.2 误差分析31结 论33参考文献34致 谢36附录1 单片机控制程序清单37附录2 电路原理图50第一章 引言测频一直以来都是电子和通讯系统工作的重要手段之一。高精度的测频仪和频率发生器有着广泛的市场前景。以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该测频仪利用等精度的测频原理，

11、保证了整个测试范围内恒定的测试精度。在器件选择上，该测频仪采用Atmel公司生产的AT89C51单片机和Altera公司所生产的MAX7000系列中的EPM7128SLC84-15。AT89C51是一种低功耗、高性能的8位CMOS单片机。片内有4KB的闪烁可编程/擦除只读存储器 (FPEROM)，并且与MCS-51引脚和指令系统完全兼容。芯片上的FPEROM允许在线或采用通用的编程器对其重复编程，可循环写入/擦除1000次。并且有宽工作电压范围、存储数据保存时间长(10年)等优点。是一款性价比较高的单片机。EPM7128SLC84-15是在Altera公司的第二代MAX结构基础上，采用先进的氧

12、化物半导体EZPROM技术制造的。可容纳各种各样、独立的组合逻辑和时序逻辑函数。可以快速而有效的重新编程，并保证可编程擦除100次。EPM7128SLC84-15包含128个宏单元。每16个宏单元组成一个逻辑阵列块，同时，每个宏单元有一个可编程的“与”阵和固定的“或”阵，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的可配置触发器。单片机的软件采用汇编语言编写，CPLD的各种功能块用VHDL语言描述实现。测频仪器性能也各不相同。该测频仪将CPLD的高速高可靠性、单片机的灵活控制功能和等精度测频原理较高的测量精度相结合，具有速度快、功能全、精度高等特点。第二章 测量原理及其设计内容2.1测

13、量原理频率测量原理框图如图2.1所示分频器闸门电路计数译码器 门控电路时基信号发生器晶体振荡 图2.1 传统测频原理框图按照频率的定即单位时间内周期信号的发生次数，图中晶振提供了测量的时间基准，分频后通过控制电路去开启与关闭时间闸门。闸门开启时，计数器开始计数，闸门关闭，停止计数。若闸门开放时间为T，计数值为N，则被测频率：F=N/T用这种频率测量原理，对于频率较低的被测信号来说，存在着实时性和测量精度之间的矛盾。例如若被测信号为10Hz，精度要求为0.01%，则最短闸门时间为： T=N/F=1000S这样的测量周期根本是不可能接受的，可见频率测量法不适宜用于低频信号的测量。本文所采用的测频原

14、理电路图如图2.2所示：D QCLKENCLK CNT1 OUT1CLRCLKENCLK CNT2 OUT2CLR标准频率信号预置门控信号被测信号清零信号图2.2 等精度测频原理图图2.2中的门控信号是可预置的宽度为Tpr的脉冲。COUNT1和COUNT2是两个可控计数器。标准频率信号从COUNT1的时钟输入端CLK输入，其频率为Fs；经整形后的被测信号从COUNT2的时钟输入端CLK输入，设其实际频率为Fxe，测量频率为Fx。当方波预置门控信号由低变为高电平时，经整形后的被测信号上升沿启动D触发器，由D触发器的Q端同时启动可控计数器CNT1和CNT2同时计数，当预置门为低电平时，随后而至的被

15、测信号使可控计数器同时关闭。设Fx为整形后的被测信号，Fs为基准频率信号，若在一次预置门高电平脉宽时间内被测信号计数值为Nx，基准频率计数值为Ns，则有公式（2.1）: （2.1）2.2 频率计的设计内容和意义设计内容：CPLD是一类新兴的高密度大规模可编程逻辑器件，它具有门阵列的高密度和PLD器件的灵活性和易用性，目前已成为一类主要的可编程器件。设计使用等精度频率测量方法，完整的设计出基于CPLD的频率测量计，并完成调试。主要参数：（1）测频范围为0100MHz;（2）标准频率为40MHz.频率测量在科技研究和实际应用中的作用日益重要。传统的频率计通采用组合电路和时序电路等大量的硬件电路构成

16、，产品不但体积较大，运行速度慢，而且测量低频信号时不宜直接使用。频率信号抗干扰性强、易于传输 ,可以获得较高的测量精度。同时 ,频率测量方法的优化也越来越受到重视.并采用 AT89C51 单片机和相关硬软件实现。MCS51系列单片机具有体积小，功能强，性能价格比较高等特点，因此被广泛应用于工业控制和智能化仪器，仪表等领域。我们研制的频率计以89C51单片机为核心，具有性能优良，精度高，可靠性好等特点。随着电子技术与计算机技术的发展，以单片机为核心的测量控制系统层出不穷，在被测信号中，较多的是模拟和数字开关信号，而且还经常遇到以频率为参数的被测信号，例如流量、转速、晶体压力传感器以及经过参量频率

17、转换后的信号等。对于以频率为参数的被测信号，通常多采用的测频法和测周法。实现一个宽频域，高精度的频率计，一种有效的方法是：在高频段直接采用频率法，低频段采用测周法。一般的数字频率计本身无计算能力因而难以使用测周期，而用89C51单片机构成的频率计却很容易做到这一点。对高频段和低频段的划分，会直接影响测量精度及速度。经分析我们将f=1MHz做为高频，采用直接测频法；将f=1HZ做为低频，采用测周期法。为了提高测量精度，我们又对高低频再进行分段。以89C51单片机为控制器件的频率测量方法，并用汇编语言进行设计，采用单片机智能控制，结合外围电子电路，得以高低频率的精度测量。最终实现多功能数字频率计的

18、设计方案，根据频率计的特点，可广泛应用于各种测试场所。本测频系统的设计扬弃了传统的自下而上的数字电路设计方法，采用先进的EDA技术及自上而下的设计，把资源丰富、控制灵活及良好人机对话功能的单片机和具有内部结构重组、现场可编程的CPLD芯片完美的结合起来，实现了对0100MHz信号频率的等精度测量。由于CPLD具有连续连接结构，易于预测延时，使电路仿真会更加准确，且编程方便，速度快，集成度高，价格低，从而系统研制周期大大缩短，产品性能价格比提高。CPLD芯片采用流行的VHDL语言编程，并在Quartus II设计平台上实现了全部编程设计，单片机采用底层汇编语言编程，可以精确地控制测频计数闸门的开

19、启和关闭，从而从而进一步提高了测量精度。在基础理论和专业技术基础上，通过对数字频率计的设计，用十进制数字来显示被测信号频率的测量装置。以精确迅速的特点测量信号频率，在本设计在实践理论上锻炼提高了自己的综合运用知识水平，为以后的开发及工作打下基础。第三章 硬件电路设计3.1 系统组成 系统组成框图如图3.1所示，由一片CPLD完成各种测试功能，对标准频率和被测信号进行计数。单片机对整个测试系统进行控制，包括对键盘信号的读入与处理；对CPLD测量过程的控制、测量结果数据的处理；最后将测量结果送LED显示输出。被测信号整形电路主要对被测信号进行限幅、放大、再经施密特触发器整形后送入CPLD。用40M

20、Hz的有源晶振作为CPLD的测试标准频率。电源部分采用220V交流电经变压、滤波、稳压后得到5V电压供整个系统使用。单片机由外接12MHz标准晶振提供时钟电路。电源部分显示电路键盘输入时钟电路单片机CPLD芯片40MHz标准频率被测信号整形电路 图3.1 系统顶层框图其核心部分为单片机和可编程芯片CPLD。所有信号包括基准频率信号、被测信号以及自校输入信号均可在AT89C51单片机的控制下送入CPLD芯片中，单片机将每次测试结果读入内存RAM中，经运算处理后，以十进制的形式送到8位数码管显示电路显示。键盘控制命令通过一片74LS165并入串出移位寄存器读入单片机，实现开始功能、预置门时间控制功

21、能等。3.2 测频模块的工作原理及设计 3.2.1 CPLD的结构与功能介绍可编程逻辑器件是20世纪70年代发展起来的一种新型逻辑器件，它是大规模集成电路技术的飞速发展与计算机辅助设计、计算机辅助生产和计算机辅助测试相结合的一种产物，是现代数字电子系统向超高集成度、超低功耗、超小封装和专用化方向发展的重要基础。它的应用和发展不仅简化了电路设计，降低了成本，提高了系统的可靠性和保密性，而且给数字系统的设计方法带来了革命性的变化。该测频系统选用的CPLD器件是ALTERA公司所生产的MAX7000系列中的EPM7128SLC84-15。图3.2是EPM7128SLC84-15的结构框图，其中逻辑阵

22、列块(LAB)由16个宏单元(Macrocells)阵列组成，多个逻辑阵列块通过可编程互连阵列(PIA)互相连按；宏单元(Macrocells)由逻辑阵列、乘积项选择阵列和可编程寄存器等3个功能模块组成：可编程互连阵列(PIA)是一种可编程全局总线，连接着器件中的任何的信号起源和信号目的地，使信号可以通过整个器件，且PIA消除了信号之间的时间偏移，有固定的延时，使时间性能容易预测;I/0控制块(I/0 Control Block)允许每一个I/0管脚可以被单独的配置为输入、输出、双向管脚，且所有I/0引脚都有一个三态缓冲器。图3.2 EPM7128SLC84-15结构框图3.2.2 CPLD测

23、频模块的逻辑设计本设计频率测量方法的主要测量控制框图如图3.3所示。图中预置门控信号GATE是由单片机发出，GATE的时间宽度对测频精度影响较少，可以在较大的范围内选择，只要CPLD中32 b计数器在计40 M信号不溢出都行，但是由于单片机的数据处理能力限制，实际的时间宽度较少，一般可在100.1s间选择，即在高频段时，闸门时间较短；低频时闸门时间较长。这样闸门时间宽度Tc依据被测频率的大小自动调整测频，从而实现量程的自动转换，扩大了测频的量程范围；实现了全范围等精度测量，减少了低频测量的误差。图3.3中BZCounter和DCCounter是2个可控的32 b高速计数器，BZENA和DCEN

24、A分别是他们的计数允许信号端，高电平有效。基准频率信号从BZCounter的时钟输入端BZCLK输入，设其频率为Fs；待测信号经前端放大、限幅和整形后，从与BZCounter相似的32 b计数器DCCounter的时钟输入端DCCLK输入，测量频率为Fx，STA为计数结束标志位，当STA由高电平变为低电平时，计数结束。MUX64_16是一个可控数据选择器，当输入(SS1、SS0)=0、1、2、3时分别输出标准频率计数器的低8位、高8位以及被测频率计数器的低8位、高8位。Da_bus(150)清零信号被测信号门控信号GATE40MHz标准频率 BZ_CounterBZ_CLKBZ_ENA bz_

25、count(310)CLRDC_CounterDC_CLKDC_ENA dc_count(310)CLRD QD触发器MUX64_16STASS1、SS0图3.3 等精度频率计数框图测量开始后，首先单片机发出一个清零信号CLR，使2个32 b的计数器和D触发器置0，然后单片机再发出允许测频命令，即使预置门控信号GATE为高电平，这时D触发器要一直等到被测信号的上升沿通过时，Q端才被置1，即使BZENA和DCENA同时为1，将启动计算器BZCounter和DCCounter，系统进入计算允许周期。这时，计数器BZCounter和DCCounter分别对被测信号和标准频率信号同时计数。当Tpr秒过

26、后，预置门控信号被单片机置为低电平，但此时2个32 b的计数器仍然没有停止计数，一直等到随后而至的被测信号的上升沿到来时，才通过D触发器将这2个计算器同时关闭。设在某一次预置门控时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Nb，则根据闸门时间相等，可得出公式(3.1)： Fx/Nx=Fs/Ns （3.1）则：Fx=(Fs/Ns)*Nx 3.3 键控制模块图3.4为按键接口电路，因为按键数量较少，所以采用独立式按键结构:图3.4 键盘控制电路每个按键各接一根输入线，从而使一根线上按键的工作状态不会影响其它线上的工作状态。4个按键通过一片并入串出的74LS165接入单片机，单片机的

27、P3. 0口为串行数据输入线，P3. 1口提供741LS165移位所需的时钟信号，P3. 2口控制 74LS165的并行置入和串行移位信号线。P3. 5为信号封所线，防止按键按下时的强电流对显示造成影响。按键的消抖用软件延时的方法实现。4键分别为开始功能键和0.1秒、1秒、10秒三个时间键。74LS165的4个 I/O口通过3K的电阻接高电平，当扫描到某一位为低电平时表示有按键按下。3.4 显示模块测试结果输出显示模块如图3.5所示。8位8段LED采用共阳极接法，显示方式为静态显示，静态显示方式显示亮度较高，而且显示状态稳定。根据实际亮度需求每段LED接5K的限流电阻。AT89C51的P3.

28、0口为数据输出线，数据经8片串入并出74LS164以串行方式送入LED(数据从最左端串行移入)，每片 74LS164驱动一只LED。P3. 1为串行移位时钟线。P3. 4为数据封锁线。图3.5 显示电路在单片机应用系统中，显示器显示常用两种方法：静态显示和动态扫描显示。所谓静态显示，就是每一个显示器都要占用单独的具有锁存功能的I/O接口用于笔划段字形代码。这样单片机只要把要显示的字形代码发送到接口电路，就不用管它了，直到要显示新的数据时，再发送新的字形码，因此，使用这种方法单片机中CPU的开销小。AT89C51单片机串行口方式0为移位寄存器方式，外接8片74LS164作为8位LED显示器的静态

29、显示接口，把AT89C51的RXD作为数据输出线，TXD作为移位时钟脉冲。74LS164为TTL单向8位移位寄存器，可实现串行输入，并行输出。其中A、B（第1、2脚）为串行数据输入端，2个引脚按逻辑与运算规律输入信号，共一个输入信号时可并接。CLK（第8脚）为时钟输入端，可连接到串行口的TXD端。每一个时钟信号的上升沿加到CLK端时，移位寄存器移一位，8个时钟脉冲过后，8位二进制数全部移入74LS164中。（第9脚）为复位端，当=0时，移位寄存器各位复0，只有当=1时，时钟脉冲才起作用。QAQH并行输出端分别接LED显示器的dga各段对应的引脚上。在给出了8个脉冲后，最先进入74LS164的第

30、一个数据到达了最高位，然后再来一个脉冲会有什么发生呢？再来一个脉冲，第一个脉冲就会从最高位移出，搞清了这一点，下面让我们来看电路，8片7LS164首尾相串，而时钟端则接在一起，这样，当输入8个脉冲时，从单片机RXD端输出的数据就进入到了第一片74LS164中了，而当第二个8个脉冲到来后，这个数据就进入了第二片74LS164，而新的数据则进入了第一片74LS164，这样，当第八个8个脉冲完成后，首次送出的数据被送到了最右面的74LS164中，其他数据依次出现在第一、二、三、四、五、六、七、八片74LS164中。3.5 电源模块 整个电路的供电电源如图3.6所示，220V交流电经变压、整流、滤波后

31、，由一片7805三端稳压器向系统提供+5V电压信号。本设计采用5V电源电压供电，直流稳压电源一般由电源变压器、整流滤波电路以及稳压电路所组成。电源变压器时将交流电网220V的电压变为所需要得值，然后经过整流电路将交流电压变成脉动的直流电压。由于此脉动的直流电压还含有较大的纹波，必须经过滤波电路加以滤除，从而得到平滑的直流电压。但这样的电压还随时电网波动（一般由10%左右的波动）负载和温度的变化变化。因而再整流、滤波电路之后，还需接稳压电路。稳压电路的作用是当电网电压波动、负载和温度变化时，维持输出直流电压稳定。选用输出电压固定为+5V的三端集成稳压器7805。变压器将电网220V电压变为+9V

32、电压，经二极管桥式整流后，为78V的电压送入7805的输入端，电容C5和C6用来实现频率补偿，防止稳压器7805产生高频自激和抑制电路引入的高频干扰，C4和C7是电解电容，以减少稳压电源输出端由输入电源引入得低频干扰。D1为大电流保护二极管，防止在输入端偶然短路到地时，输出端大电容上存储的电压反极性加到输出、输入端之间而损坏芯片。图中用一个发光二极管来检测电源电路是否通电，同时还可作为电源电路是否出现故障的标志，当LED亮则完好，否则电源电路可能未上电或出现错误，起到一个很好的自动电源检测功能。图3.6 电源电路3.6 输入信号整形模块图3.7为输入信号整形电路。放大整形电路由9018和74F

33、14等组成，其中9018组成放大电路将输入为FX得周期信号如正弦波、三角波等进行放大。74F14施密特触发器对放大器得输出信号进行整形，使之称为矩形脉冲。其连线如图所示。待测信号经过时，由D3、D4两个二极管进行限幅，以免电压过大而烧毁，信号经过9018进行放大，由74F14对其进行整形，产生出得波形为标准方波，方便CPLD进行计数。图3.7 被测信号整形电路3.7 单片机主控模块3.7.1 AT89C51单片机性能1.AT89C51单片机简介图3.8AT89C51的引脚排列图AT89C51是一种带4K字节闪烁可编程可擦除只读存储器（FPEROMFalsh Programmable and E

34、rasable Read Only Memory）的低电压，高性能CMOS8位微处理器，俗称单片机。AT89C2051是一种带2K字节闪烁可编程可擦除只读存储器的单片机。单片机的可擦除只读存储器可以反复擦除100次。该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，AT89C2051是它的一种精简版本。AT89C51单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。外形及引脚排列如图3.8所示。2主要特性：与MCS-51 兼容 4K字节可编

35、程闪烁存储器 寿命：1000写/擦循环数据保留时间：10年全静态工作：0HZ-24HZ三级程序存储器锁定1288位内部RAM32可编程I/O线两个16位定时器/计数器5个中断源 可编程串行通道低功耗的闲置和掉电模式片内振荡器和时钟电路 3管脚说明：VCC：供电电压。GND：接地。P0口：P0口为一个8位漏级开路双向I/O口，每脚可吸收8TTL门电流。当P1口的管脚第一次写1时，被定义为高阻输入。P0能够用于外部程序数据存储器，它可以被定义为数据/地址的第八位。在FIASH编程时，P0 口作为原码输入口，当FIASH进行校验时，P0输出原码，此时P0外部必须被拉高。P1口：P1口是一个内部提供上

36、拉电阻的8位双向I/O口，P1口缓冲器能接收输出4TTL门电流。P1口管脚写入1后，被内部上拉为高，可用作输入，P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。在FLASH编程和校验时，P1口作为第八位地址接收。 P2口：P2口为一个内部上拉电阻的8位双向I/O口，P2口缓冲器可接收，输出4个TTL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入时，P2口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。在给出地址“1”时，它利用内部上拉优势，当对外部八

37、位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。P2口在FLASH编程和校验时接收高八位地址信号和控制信号。P3口：P3口管脚是8个带内部上拉电阻的双向I/O口，可接收输出4个TTL门电流。当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电平，P3口将输出电流（ILL）这是由于上拉的缘故。P3口也可作为AT89C51的一些特殊功能口，如下表所示：口管脚 备选功能P3.0 RXD（串行输入口）P3.1 TXD（串行输出口）P3.2 （外部中断0）P3.3 （外部中断1）P3.4 T0（记时器0外部输入）P3.5 T1（记时器1外部输入）P3.6

38、（外部数据存储器写选通）P3.7 （外部数据存储器读选通）P3口同时为闪烁编程和编程校验接收一些控制信号。3.7.2 单片机控制电路单片机测频控制电路如图3.9所示，由单片机完成整个测量电路的测试控制、数据处理和显示输出，CPLD完成各种测试功能。 由于CPLD在对频率进行计数时，采用32位二进制计数器，8位数据总线的单片机分四次将32位数据全部读出。利用AT89C51的P0口读计数器COUNT输出B 7.0标准频率信号的值，P2口读计数器COUNT输出B15.8被测信号的值。被读出的四组8位数据通过AT89C51的SS0, SS1地址编码选择。由P1口输出控制。图3.9 单片机测频控制电路C

39、LR：系统全清零功能。 GATE：为预置门闸，门宽可通过键盘由单片机控制，STROBE=1时预置门打开；GATE =0时，预置门关闭。 STA：测频计数结束状态信号，STA由“1”变为“0”时计数结束。SS1，SS0：计数位读出选通控制。若令SS=SS1, SS0，则当SS=0，1，2，3时可从P0口和P2口由低8位至高8位分一别读出两组4个8位计数值。Fs：为标准频率信号输入，此频率来源于40MHz的有源晶振。Fx：为被测信号输入，此信号是经过限幅整形电路后的信号。3.8 其它电路 单片机的时钟电路由12MHz的晶振提供。标准频率信号由40MHz的有源晶振提供。此部分电路在此不再叙述，见电路

40、原理图。第四章 软件设计4.1 Quartus II概述 Quartus II是Altera提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻辑器件供应商之一。Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX十plus II的更新换代产品，其界面友好，使用便捷。在Quartus II上可以完成FPGA开发的整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 Altera的Quartus II提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统(SOPC)设计的综合性

41、环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus II设计工具完全支持VHDL, Verilog的设计流程，其内部嵌有VHDL, Verilog逻辑综合器。Quartus II也可以利用第三方的综合工具，如Leonardo Spectrum, Synplify Pro,FPGA Compiler II，并能直接调用这些工具。同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件

42、系统实现的关键EDA工具。 Quartus II包括模块化的编译器。编译器包括的功能模块有分析/综合器 (Analysis&Synthesis)、适配器(Fitter)、装配器(Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)和编辑数据接口(Compiler Database Interface)等。可以通过选择Start Compilation来运行所有的编译器模块，也可以通过选择Start单独运行各个模块。还可以通过选择Compiler Tool (Tools菜

43、单)，在CompilerTool窗口中运行该模块来启动编译器模块。在Compiler Tool窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。此外，Quartus II还包含许多十分有用的LPM (Library of ParameterizedModules)模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可在Quartus 1l普通设计文件一起使用。Altera提供的LPM函数均基于Altera器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些Altera特定器件的硬件功能。例如各类片上存储器、DSP模块、LVDS驱动器、

44、PLL以及SERDES和DDIO电路模块等。4.2 Quartus II使用VHDL实现系统功能的全过程4.2.1 电子系统的设计方法 现代电子系统一般由模拟子系统、数字子系统和微处理器子系统三大部分组成。从概念上讲，凡是利用数字技术处理和传输信息的电子系统都可以称为数字系统。传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能。利用 EDA工具，采用可编程器件，通过设计芯片来实现系统功能，这种方法称为基于芯片的设计方法。新的设计方法能够由设计者定义器件的内部逻辑，将原来由电路板设计完成的大部分工作放在芯片的设计中进行。这样不仅可以通过芯片设计实现多种数字逻辑系统，而且由于管脚

45、定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度，从而有效的增强了没计的灵活性，提高了工作效率。同时，基于芯片的设计可以减少芯片的数量，缩小系统体积，降低能源消耗。可编程逻辑器件和EDA技术给今天的硬件提统设计者提供了强有力的工具，使得电子系统的设计方法发生了质的变化。现在，只要拥有一台计算机、一套相应的EDA软件和空白的可编程逻辑器件芯片，在实验室里就可以完成数字系统的设计和生产。图4.1所示为电子系统的传统设计方法和基于芯片的设计方法：图4.1 传统的设计方法与基于芯片的设计方法4.2.2 “自顶向下”与“自底向上”的设计方法 过去，电子产品设计的基本思路一直是先选用标准通用集

46、成电路芯片，再由这些芯片和其他元件自下而上的构成电路、子系统和系统。这样设计出的电子系统所用元件的种类和数量均较多，体积与功耗大，可靠性差。随着集成电路技术的不断进步，现在人们可以把数以亿计的晶体管，几万门、几十万门、甚至几百万门的电路集成在一块芯片上。半导体集成电路己由早期的单元集成、部件电路集成发展到整机电路集成和系统电路集成。电子系统的设计方法也由过去的那种集成电路厂家提供通用芯片，整机系统用户采用这些芯片组成电子系统的“bottom-up”(自底向上)方法改变为一种新的“top-down” (自顶向下)设计方法。在这种新的设计方法中，由整机系统用户对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路ASIC来实现，且这些专用集成电路是由系统和电路设计师亲自参与设计的，直至完成电路到芯片版图的设计，再交由IC工厂加工，或者是用可编程ASIC(例如CPLD和FPGA)现场编程实现。 图4.2所示为电子系统的两种不同设计方法的步骤：图4.2 “自顶