专业综合课程设计PCM编码器的设计.doc

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1、湖南文理学院课程设计报告课程名称： 专业综合课程设计 系 部： 电气与信息工程学院 专业班级： 通信07103班 学生姓名： 指导教师： 完成时间： 2010-6-22 报告成绩：评阅意见： 评阅教师 日期 目 录1设计目的和意义12设计原理12.1 PCM编码系统工作原理1 2.2单片PCM编译码芯片TP3067介绍32.3系统工作原理53 仿真波形及分析74 心得体会85 参考文献8附录91 设计目的和意义 掌握PCM码的基本原理和设计方法，并设计实现PCM码编码器。PCM编解码比其他一些方式更能提供高性能的点到点通信，通信保密性强，特别适合金融、保险等保密性要求的客户需要； 另外，它的传

2、输质量高，网络时延小，信道固定分配，充分保证了通信的可靠性，保证用户的带宽不会受其他用户的影响；而且 拥护通过这条高速的国际互联通道，可构筑自己的Internet、E-mail等应用系统； 还可以使用户网络的整体接入使局域网内PC均可共享互联网资源。2设计原理2.1 PCM编码系统工作原理脉冲编码调制是把模拟信号数字化传输的基本方法之一，它通过抽样、量化和编码，把一个时间连续、取值连续的模拟信号变换成时间离散、取值离散的数字信号，然后在信道中进行传输。PCM编码系统的组成如图1所示。模拟信号输入编 码量 化抽 样低通滤波 图1 PCM编码原理框图信号先经过防混叠低通滤波器，得到限带信号（300

3、Hz3400Hz），进行脉冲抽样，变成8KHz重复频率的抽样信号（即离散的脉冲调幅PAM信号），然后将幅度连续的PAM信号用“四舍五入”办法量化为有限个幅度取值的信号，再经编码，转换成二进制码。为解决共有均匀量化时小信号量化误差大、音质差的问题，在实际中采用不均匀选取量化间隔的非线性量化方法，即量化特性在小信号时分层密、量化间隔小，而在大信号时分层疏、量化间隔大。A律的量化特性初始段如图2。量化编码表见表1。这种折线近似压扩的特点是各段落量阶关系都是2的幂次。在段落内为均匀分层量化,即等间隔16个分层,这些对于用数字电路实现非线性编译码是极为方便的。图2 A律的量化特性曲线表1：A律量化编码表

4、2.2 单片PCM编译码器TP3067介绍本实验系统选择了TP3067芯片作为PCM编译码器，它把编译码器（Codec）和滤波器(Filter)集成在一个芯片上，功能比较强，它既可以进行A律变换，也可以进行u律变换，它的数据既可用固定速率传送，也可用变速率传送，它既可以传输信令帧也可以选择它传送无信令帧，并且还可以控制它处于低功耗备用状态，到底使用它的什么功能可由用户通过一些控制来选择。TP3067可以组成模拟用户线与程控交换设备间的接口，包含有话音A律编解码器。自调零逻辑。它的编码和解码工作既可同时进行，也可异步进行。它的内部结构方框图见图3，外部引脚排列见图4，引脚说明见表2。图3 TP3

5、067内部结构框图 图4 TP3067管脚排列图表2：引脚说明引脚号符 号功 能1VPO+接收功率放大器非倒相输出2GNDA模拟地3VPO-接收功率放大器倒相输出4VPI接收功率放大器倒相输入5VFRO接收滤波器的模拟输出6VCC正电源引脚，Vcc=+5V57FSR接收的帧同步脉冲，它启动BCLKR， 于是PCM数据移入Dr，FSR为8KHz脉冲序列。8Dr接收帧数据输入，PCM数据随着FSR前沿移入Dr。9BCLKRCLKSEL在FSR的前沿后把数据移入Dr的位时钟，其频率可从64KHz到2.048MHz。另一方面它也可能是一个逻辑输入，以此为在同步模式中的主时钟选择频率1.536MHz/1

6、.544MHz或2.048MHz。BCLKR 用在发送和接收两个方向。10MCLKR/PDN接收主时钟。其频率可以为1.536MHz、1.544MHz或2.048MHz。它允许与MCLKx异步，但为了获得最佳性能应当与MCLKx同步，当MCLKR连续联在低电位时，MCLKx被选用为所有内部定时，当MCLKR连续工作在高电位时，器件就处于掉电模式。11MCLKx发送主时钟，其频率可以是1.536MHz，1.544MHz或2.048MHz，它允许与MCLKR异步，同步工作能实现最佳性能。12BCLKx把PCM数据从Dx上移出的位时钟，其频率可从64KHz变至2.048MHz，但必须与MCLKx同步

7、。13Dx由FSx启动的三态PCM数据输出14FSx发送帧同步脉冲输入，它启动BCLKx，并使Dx上PCM数据移出。15TSx开漏输出，在编码器时隙内为低电平脉冲。16ANLB模拟环回路控制输入，在正常工作时必须置为逻辑“0”，当拉到逻辑“1”时，发送滤波器和发送前置放大器输出的连接线被断开，而改为和接收功率放大器的VPO+输出连接。17GSx发送输入放大器的模拟输出。用来在外部调节增益。18VFxI-发送输入放大器的倒相输入。19VFxI+发送输入放大器的非倒相输入。20VBB负电源引脚，VBB=-5V5它的外部接口可分两部分:一部分是模拟接口电路，它与编译码器中Filter发生联系，这一部

8、分可控制模拟信号的放大倍数，另一部分是与处理系统和交换网络的数字接口，它与编译码器中的Codec发生联系，通过这些数字接口线来实现对编译码器的控制。发送部件：发送部件的输入端为一个运算放大器，并配有两个调整增益的外接电阻。在低噪声和宽频带条件下，整个音频通带内的增益可达20dB以上。该运算放大器驱动一个增益为1的滤波器（由RC有源前置滤波器组成），后面跟随一个时钟频率为256KHz的8阶开关电容带通滤波器。该滤波器的输出直接驱动编码器的抽样保持电路。在制造中配入一个精密电压基准，以便提供额定峰值为2.5V的输入过载（tmax）。FSx帧同步脉冲控制滤波器输出的抽样，然后逐次逼近的编码周期就开始

9、。8位码装入缓冲器内，并在下一个FSx脉冲下通过Dx移出，整个编码时延近似地等于165ns加上125ns（由于编码时延），其和为290ns。接收部件:接收部件包括一个扩展DAC（数模转换器），而它又驱动一个时钟频率为256KHz的5阶开关电容低通滤波器。译码器是依照A律（TP3067）设计的，而5阶低通滤波器矫正8KHz抽样保持电路所引起的sinx/x衰减。在滤波器后跟随一个输出在VFRO上的2阶RC低通后置滤波器。接收部件的增益为1，但利用功率放大器可加大增益。当FSr出现时在后续的8个BCLKR（BCLKx）的下降沿，DR输入端上的数据将被时钟控制。在译码器的终端，译码循环就开始了。接收功

10、率放大器：两个倒相模式的功率放大器用来直接驱动一个匹配的线路接口电路。同步工作时，主时钟加到MCLKx端上，移位时钟加到BCLKx端上，主时钟的频率通过BCLKxCLKSEL选择。如果BCLKxCLKSEL0，主时钟为1536KHz或1544KHz，如果CLKSEL=1，主时钟为2048KHz。移位时钟可以从64kHz到2048KHz，需和主时钟同步。在这种方式下，编解码主时钟和移位时钟相同。异步工作时，MCLKx和BCLKx上均需2048KHz时钟，两者可以不同步，但若要性能最佳，两者应该同步，同样BCLYx和BCLKxCLKSEL端上也要加入编码和译码时钟，分别用作编码输出和译码输入的PC

11、M码流的移位时钟，两者均可以从64kHz到2048KHz， FSX和FSR分别为编码和解码的帧同步脉冲，FSX脉冲开始一次编码周期，并把上次编码的结果在BCLKx的上升沿从DX上移出，经过8次移位后，DX回到三态。FSR脉冲开始解码周期，PCM数据在BCLKR（同步方式中为BCLKx）的下降沿锁入接收寄存器，FSX和FSS的频率均为8kHz。TP3067采用的是A律并带有偶位取反的编码方法。即：VIN= +2.5V，编码为：10101010VIN= 0V, 编码为：11010101或01010101VIN= -2.5V， 编码为：001010102.3系统工作原理在本实验中我们选择它进行A律变

12、换，以2.048Mbit/s来传送信息，信息帧为无信令帧，它的发送时序与接收时序直接受FSX和FSR控制。系统上电：当开始上电瞬间，加压复位电路启动COMBO并使它处于掉电状态，所有非主要电路都失效，而DX、VFRO、VPO-、VPO+均处于高阻抗状态。为了使器件上电，一个逻辑低电平或时钟脉冲必须作用在MCLKR/PDN引脚上，并且FSX和FSR脉冲必须存在。于是有两种掉电控制模式可以利用。在第一种中MCLKR/PDN引脚电位被拉高。在另一种模式中使FSX和FSR二者的输入均连续保持低电平，在最后一个FSX或FSR脉冲之后相隔2ms左右，器件将进入掉电状态，一旦第一个FSX和FSR脉冲出现，上

13、电就会发生。三态数据输出将停留在高阻抗状态中，一直到第二个FS脉冲出现。 系统时序:短帧同步工作:COMBO既可以用短帧，也可以用长帧同步脉冲。在加电开始时，器件采用短帧模式，在这种模式中，FSx和FSr这两个帧同步脉冲的长度均为一个位时钟周期。在BCLKx的下降沿当FSx为高时，BCLKx的下一个上升沿可启动输出符号位的三态输出Dx的缓冲器，紧随其后的7个上升沿以时钟送出剩余的7个位，而下一个下降沿则阻止Dx输出。在BCLKR的下降沿当FSr为高时（BCLKx在同步模式），其下一个下降沿将锁住符号位，跟随其后的7个下降沿锁住剩余的7个保留位。长帧同步工作:为了应用长帧模式，FSx和FSr这两

14、个帧同步脉冲的长度应等于或大于位时钟周期的三倍。在64KHz工作状态中，帧同步脉冲至少要在160ns内保持低电位。随着FSx或BCLKx的上升沿（无论哪一个先到）来到，Dx三态输出缓冲器启动，于是被时钟移出的第一比特为符号位，以后到来的BCLKx的7个上升沿以时钟移出剩余的7位码。随着第8个上升沿或FSx变低（无论哪一个后发生），Dx输出由BCLKx的下降沿来阻塞，在以后8个BCLKR的下降沿（BCLKR），接收帧同步脉冲FSR的上升沿将锁住DR的PCM数据。编译码器的工作是由时序电路控制的。在编码电路中，进行取样、量化、编码，译码电路经过译码低通、放大后输出模拟信号，把这两部分集成在一个芯片

15、上就是一个单路编译码器.单路编译码器变换后的8位PCM码字是在一个时隙中被发送出去，这个时序号是由A/D控制电路来决定的，而在其它时隙时编码器是没有输出的。考虑到系统时钟频率较高,本系统利用VHDL设计PCM编码芯片的控制,生成时钟信号,发送时添加帧同步码,解码时检测帧同步码.以控制编解码的时序实现编解码功能. 本系统中所有的时隙都是从频率为8.102MHz的外部时钟信号频后得到2.048MHz的码同步时钟，再经分频分相后得到8KHz的帧同步时钟.帧同步码的添加是在时钟信号控制下输出帧同步码的时隙中对预置帧同步编码逐位输出实现的. 帧同步信号的提取是用在时钟信号控制下信号通过移位寄存器构成的并

16、/串转换电路的输出信号与与置信号比较而实现的，帧同步信号的频率为位同步信号的256分之一。拨码开关SW1, SW1可分别设置编解码时帧同步码的码型。为了提高系统的抗干扰能力减小误解码率,可以增加帧同步码的位数.这里只是为了说明原理所以选择8位.PCM系统的完整电路如图5所示。图5 PCM系统编码,时序控制电路图3仿真波形及分析图6 帧同步波形8.102MHz的外部时钟信号clk分频后得到2.048MHz的码同步时钟cp_out，再经分频分相后得到8KHz的帧同步时钟.incode信号。 incode信号每256个系统时钟周期(cp_out)出现一次脉冲，启动编码过程。图7 某一编码时隙当编码时

17、序参量tim计数到0时开始编码过程。编码时隙中,先逐位输出8位的帧同步码，随后输出编码输出允许信号，使pcm编码芯片输出pcm波，控制芯片取得pcm波后直接输出。当然这个时序也可以根据芯片的实际速率做适当的修改。编码结束后pcm芯片的代码输出脚将锁定在高阻状态，为了避免不定状态引入后级，控制芯片也将输出锁定在高阻态。当然，为了避免给调制部分引入噪声也可以锁定在低电平。4心得体会 专业课程设计是我们专业课程知识综合应用的实践训练，是我们迈向社会，从事职业工作前一个必不少的过程。通过这次课程设计，我进一步熟练了查找资料,系统设计和仿真的过程。由于这次课程设计相对比较复杂,对于我来说也是一种锻炼。使

18、我深深体会到“千里之行始于足下”这句千古名言的真正含义。我今天认真的进行课程设计，学会脚踏实地迈开这一步，就是为明天能稳健地在社会大潮中奔跑打下坚实的基础。在实验中我进一步理解了PCM编码的原理，更深一步的学会了使用,MAX Plus10.0软件设计和仿真电路，并在仿真过程中,我认识到干任何事都必须耐心，细致，尤其是程序设计,往往一个符号,一个变量名的错误都将导致编译失败。说实话，课程设计真的有点累。然而，当我一着手清理自己的设计成果，漫漫回味这2周的心路历程，一种少有的成功喜悦即刻使倦意顿消。虽然这是我刚学会走完的第一步，也是人生的一点小小的胜利，然而它令我感到自己学到了不少，成长了很多。5

19、参考文献1樊昌信等编著.通信原理（第五版）.国防工业出版社，2001 2John G.Proakis等.现代通信系统.电子工业出版社. 20053段吉海等. 数字通信系统建模与设计. 电子工业出版社. 20044丁玉美,高西全. 数字信号处理（第二版）.西安电子科技大学出版社. 2001附录：控制电路VHDL 源文件-2010 课程设计-pcm编码芯片tp3067控制-library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity pcm_c

20、on is Port ( clk : in std_logic; -8.192MHz时钟输入-cp_out : out std_logic; -2.045MHz时钟输出- pcm_in : in std_logic; -pcm波输入 接收通道- pcm_out : out std_logic; -pcm波输出 发送同道- to_Dx : in std_logic; -接3067 编码输出端- incode : out std_logic; -8KHz编码帧同步信号- incode_en : in std_logic; -编码允许信号- code_in : in std_logic_vector

21、(7 downto 0); -设定编码帧同步码- -为进一步避免系统误解码,提高抗干扰能力可以增加帧同步码位数-end pcm_con;architecture Behavioral of pcm_con issignal clk_sys : std_logic; -系统内部时钟信号-signal sreg: STD_LOGIC_vector(7 downto 0); -8位移位寄存器-begincp_out = clk_sys; -2.045MHz时钟信号输出-PROCESS (clk) -2.045MHz系统时钟进程- VARIABLE tem : INTEGER RANGE 0 TO 1

22、;BEGINIF (clkEVENT AND clk = 1) THENif tem =1 thentem := 0;elseclk_sys = not clk_sys;tem := tem + 1;end if; end if;END PROCESS; -时钟信号= 1/4 外部时钟-PROCESS (clk_sys) -编码进程-VARIABLE tim : INTEGER RANGE 0 TO 255; -编码帧同步时钟参量- BEGIN IF (clk_sysEVENT AND clk_sys = 1) THEN IF(incode_en = 1) THEN IF (tim =255)

23、THEN tim:=0; ELSE tim := tim + 1; END IF; END IF; -帧同步时钟 = 系统时钟/256-IF (incode_en = 1) THEN -编码允许信号控制- IF (tim=7) THEN incode = 1; - -编码同步脉冲输出- ELSE - incode = 0; -生成8KHz编码同步脉冲- END IF; -/ END IF; -/END IF;IF (tim=0) THEN -根据内部时钟参量 生成串行的帧同步码-pcm_out = code_in(7); -elsif (tim=1) THEN -pcm_out = code_

24、in(6); -elsif (tim=2) THEN -pcm_out = code_in(5); -elsif (tim=3) THEN -pcm_out = code_in(4); -elsif (tim=4) THEN -pcm_out = code_in(3); -elsif (tim=5) THEN -pcm_out = code_in(2); -elsif (tim=6) THEN -pcm_out = code_in(1); -elsif (tim=7) THEN -pcm_out 7 and tim16) THEN pcm_out = to_Dx; -根据内部时钟参量 发送八位pcm码-elsepcm_out = Z; - 其他时隙输出为高阻状态(可能会应响调制)-end if; END PROCESS;end Behavioral;