电气工程及自动化电子计时器电路设计说明电工电子综合试验.doc

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1、南京理工大学 电工电子综合试验（2） 电子计时器电路设计姓名：丁仲侣学号:1010190102班级：10101901院系：自动化学院专业：电气工程及其自动化完成时间：2012.8.28 一、摘要数字时钟是运用数字电路设计及控制的数字显示的计时装置,广泛地运用于社会生产的各个领域,成为人们日常生活中不可或缺的必需品。随着数字集成电路技术的飞速发展，数字时钟的精度已经远远超过老式钟表, 而且数字时钟大大地扩展了钟表的功能。钟表的数字化给人们生产生活带来了极大的便利。因此，研究数字时钟及扩展其应用，有着重要的实际意义。本实验要求通过数字电路方法，设计完成一个多功能数字计时器的设计。该计时器完成从00

2、:00到59:59的计时功能，并在控制电路的作用下实现快速校分，清零，自动报时等功能。所设计的电路采用中小规模集成电路实现，同时在设计过程中运用计算机软件进行仿真，以验证设计方案的可行性。通过该实验，掌握数字电路的工作原理及学会设计数字逻辑电路的基本方法，电路调试及故障排除方法，锻炼分析问题解决问题的能力。关键字：数字电路设计 数字时钟 清零 校分 整点报时二、实验内容及要求设计一个数字计时器，可以完成0分00秒59分59秒的计时功能，并在控制电路的作用下具有开机清零、快速校分、整点报时功能。本设计采用中小规模集成电路实现，主要培养学生分析问题解决问题的能力，提高学生设计电路、调试电路的实验技

3、能。内容1） 设计安装秒脉冲发生电路，为计时器提供脉冲f1=1HZ、为快速校分提供脉冲f2=2HZ、报时器提供驱动蜂鸣器的脉冲信号f3=500HZ低音、f4=1000HZ高音。2） 安装调试四位BCD码译码显示电路。3） 设计、安装、调试一小时六十进制计数器电路（00分00秒59分59秒）整点计数。4） 设计报时电路，使数字计时器从59分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即59分53秒、59分55秒、59分57秒发低音，59分59秒发高音。5） 设计、安装、调试校分、清零电路。要求：校分电路要防抖动，清零电路任意状态可以清零。6） 连接15各项设计电路实现一小时整点报时的

4、电子计时器电路。要求设计正确，布局合理，排线整齐，功能齐全。三、实验器材1、 集成电路：NE5551片(多谐振荡)CD40401片（分频）CD45182片（8421BCD码十进制计数器）CD45114片（译码器）74LS003片（与非门）74LS201片（4输入与非门）74LS212片（4输入与门）74LS741片（D触发器）2、 电阻：1K、3K各1只，300共28只3、 电容：0.047uf 1只4、 共阴极双字屏两块。四、数字计时器逻辑框图：BCD码译码显示电路整点报时电路一小时六十进制计数器f1=1HZ秒脉冲发生器校正复位清零、快速校分电路f2=2HZK2K10101f3=500HZf

5、4=1000HZ五、 各单元设计方法、过程、逻辑图1：脉冲发生电路脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。这里采用NE555集成电路和分频器CD4040构成。555定时器不仅体积小，而且用它来构成多谐振荡器，波形稳定，上升沿和下降沿小，振幅大，占空比可调，因此越来越广泛地被用作振荡器。而后通过CD4040产生几种频率供后面使用。(1)NE555：555集成定时器是一种将模拟和数字电路集成于一体的电子器件，使用十分灵活方便，只要外加少量的阻容元件，就能构成多用途的电路，故其在电子技术中得到了广泛的运用。 NE555引脚图其中1引脚为接地端，引脚2为

6、触发端，引脚3为输出端，引脚4为复位端，引脚5为控制端，引脚6为阀值端，引脚7为放电端，引脚8为电源。当将NE555连结成图三所示的多谐振荡电路时。输出端为周期矩形波：由波形图可得T=0.238ms，在经过CD4040的分频之后，即可得到频率大约为1Hz的时钟信号。（2）CD4040集成电路CD4040是一种常用的12分频集成电路。当在输入端输入某一频率的方波信号时，其12个输出端的输出信号分别为该输入信号频率的2-12-12，在电路中利用其与NE555组合构成脉冲发生电路。其引脚图如下图五：CD4040引脚图其中VDD为电源输入端，VSS为接地端，CP端为输入端，CR为清零端，Q1Q12为输

7、出端，其输出信号频率分别为输入信号频率的2-12-12。将图三所示电路的输出端接至CD4040的输入端，则可以在Q12输出端得到频率大致为1Hz的方波信号。可以利用其为电子钟的计时信号。另外，在Q11、Q3、Q2三个输出端得到频率大致为2Hz、500Hz和1kHz的信号，这三个信号在后面介绍的电路中还要用到。于是脉冲发生电路部分如下图2：计时电路计时电路钟的计数器，可以采用二-十进制加法计数器CD4518实现。60秒为1分，将分和秒的个位、十位分别在七段数码显示器上显示出来，从0分0秒到59分59秒，然后重新计数。(1)74LS00（与非门）集成电路：74LS00是一种十分常见的集成电路，其中

8、集成了4个与非门。74LS00引脚布局图74LS00逻辑功能表：输入输出BAQ000011101110（2） CD4518集成电路CD4518时一种常用的8421BCD码加法计数器。每一片CD4518集成电路中集成了两个相互独立的计数器，引脚图如图七所示。CD4518引脚图CD4518逻辑功能如表所示。输入输出CRCPENQ3Q2Q1Q0清零10000计数01BCD码加法计数保持00保持计数00BCD码加法计数保持01保持计时电路中左半部分对应的是分的十位和个位，右半部分对应的是秒的个位和十位。清零信号最后由清零电路统一提供。秒的个位的CP端和分的个位的EN端都由校分电路提供信号。根据计数特点

9、，在1000时，个位向十位发一个高位信号，但十位不变化，在个位由1001变为0000时，又向十位发了低位信号，十位由0000变为0001，依次计数下去。而由于十位到6时要进行清零，即在0110时进行清零，所以用Q1与Q2与非后再与清零信号与非送到Cr端。个位清零的话直接输入清零信号即可。校分保持秒位信号f=1HZ清零信号清零信号秒个位秒十位分个位分十位清零信号清零信号3：译码显示电路：（1）CD4511集成电路CD4511是一种8421BCD码向8段数码管各引脚码的转换器。当在其四个输入端输入8421BCD码时，其7个输出端可直接输出供7段数码管使用的信号。其引脚图如图八所示:CD4511引脚

10、图根据CD4511的逻辑功能表可知， 、输入为1而输入为0时其7个输出端分别输出一定的信号。只需将这些信号接入8段数码管相对应的引脚即可使其显示我们所需要的数字。CD4511左侧四个输入端分别连接CD4518的4个输出端。这样8段数码管就可以正常显示计数器所记载的数字编码了。由于电路的显示部分不会出现小数，故8端数码管的小数点引脚悬空，故译码显示部分电路如下图（以秒位为例）：CD4511 逻辑功能如下表：输入输出LEDCBAgfedcba字符测灯011111118灭零1000000000000消隐锁存111显示LE=01时数据译码11000000111111011000010000110111

11、0001010110112110001110011113110010011001104110010111011015110011011111006110011100001117110100011111118110100111001119校分电路总信号从CD4518输出端接入信号译码显示电路图4：校分电路校分电路要实现的功能：电路中存在一个开关，当开关打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行校分），而秒计数器保持。在任何时候，拨动校分开关，可以进行快速校分。即令计时器分为快速计数，而

12、秒位保持。由于D触发器的输出端只在时钟的上升沿变化，而其他时刻保持上一次的电平，故可以用其构成防颤抖电路，在校分电路中有其应用。在电路中添加一个D触发器效果会比较好。（1）74LS74集成电路 74LS74集成电路是一种D触发器。:74LS74引脚图由图可见，每片74LS74中集成了两个D触发器。由于电路中只需要用到一个D触发器，故假设用到74LS74中的1号触发器。由其功能表可知，当CP端接入时钟，和端接入高电平，D端接入输入信号时，在每个时钟的下降沿时刻输出Q都输出与输入D相同的电平，输出相反的电平。74LS74的功能表如下：输入输出CPD清零0101置“1”1010送“0”1101送“1

13、”1110保持011保持不允许00不确定分计时器个位时钟端秒计数器个位时钟端（CP）秒计数器十位进位端f=2HZ校分开关其中输出端直接与分计时器的个位时钟端相连接。正常计时状态下，开关连接高电平，此时Q端输出高电平，总输出端的信号与秒的十位进位信号相同。当开关连接低电平时，Q端输出低电平，总输出端输出信号为2Hz的时钟信号。此电路防颤抖的原理在于：当开关在两种状态之间转换时，由于机械振动，在很短的时间中（常为几毫秒）会在高低电平之间来回波动，相应的产生几个上升沿。如果直接将开关的输出端直接连接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。然而在加上D触发器之后，由于在没有时钟上升沿的

14、时候，输出信号保持，而其时钟频率相对与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的，从而避免了分计数器数值的跳变。5：清零电路清零电路为了考虑到防抖动，因此在这里也采用触发器来实现。因为前面74LS74还有一端没有用着，正好可以利用剩余的部分接到开关上来实现同步清零。正常状态下，开关打在高电平，电路正常工作。当需要清零时，打到低电平位置，Q端输出低电平，根据前面计时电路的电路图，可以分析出秒和分的十位得以清零。输出高电平，直接输出到4518的Cr端。根据CD4518的功能表当Cr端为高电平时，进行清零。所以秒和分的个位得以清零。电路图如下：分、秒个位清零端f=2Hz分、秒十位

15、清零端清零开关6:报时电路本次实验中报时电路的设计要求是在59:53、59:55、59:57发低音，输入500HZ信号；在59：59发高音，输入1KHZ信号。用二进制数分别表示报时情况：时刻分十位分个位秒十位秒个位音高频率m8m7m6m5m4m3m2m1s8s7s6s5s4s3s2s159分53秒0101100101010011低500Hz59分55秒0101100101010101低500Hz59分57秒0101100101010111低500Hz59分59秒0101100101011001高1000Hz对于分的十位个位和秒的十位，在鸣响的时候给出的信号应该是一样的。所以公示中有共同项m7m

16、5m4m1s7s5,剩下的就是考虑秒个位的区别在s1为1时，s3，s2中有一个为1即发出500HZ的低声鸣响，在s4为1时发出1000HZ的高声鸣响。因此，总结得出公式为： F =59：53f3 + 59：55f3 + 59：57f3 + 59：59f459：51（s2f3s3f3s4f4） ，其中F为最后要传到扬声器中的信号,f3为500HZ信号，f4为1KZ的信号。该逻辑关系运用74LS00、74LS20、74LS21集成电路连接实现,以下为引脚图： 74LS00引脚图 74LS20引脚图 74LS21引脚图从以上三个引脚图中我们可以很清楚的看出它们的内部结构以及其逻辑功能。在此计时器电路

17、中，这三种集成电路按逻辑图关系连接，可以实现报时功能。电路图如下：S4 f4S3 f3S7 s5 s1S2 f3m1 m4 m5 m7六、整体电路的设计在各个单元电路的基础上，按照下图的单元关系与信号传输关系，将各个单元电路整合为整体的电路。调整元件的布局，使电路结构简单，以便于实际连线。显示器显示器计数脉冲分十位计数分个位计数秒十位计数秒个位计数译码器译码器译码器译码器显示器显示器校分电路分频电路脉冲发生电路报时电路清零电路七、 数字计时器完整电路图八、实验总结1.预习在上一学期数电知识的基础上，同时有了前面一些小实验为根基，我们进行了这次电子电工综合试验。其实也可以看做数电的综合实验。第一

18、次做手动性这么强的实验，所以很不习惯。而且课前的预习时间只有一天时间，非常短暂，我查阅了大量的实验书籍，涉及到数字时钟的并不多，所以我只好针对各个元器件去查阅数字逻辑电路与系统设计，了解清楚逻辑功能和引脚布阵。再进行设计。报时电路还是挺难的，因为要设计到正好叫四次，而且有一定的间隔和音调，很让人头疼。后来参考了老师黑板上给的那个公式，好好归纳了下，列出了几个框图，于是管脚的连接方式也很清楚了。最后临场面对这么多密密麻麻的线和元器件，我还是有点手忙脚乱。2.实验实验最重要是刚开始的布局，要根据设计图安排好各个芯片的位置。既不能排的太紧凑，也要防止拉长线造成干扰。接着不要着急连接具体功能单元的电路

19、，而是应该马上把各个芯片上的高电平接+5V, 接好地。接下来就是根据电路图【引脚图】连接好各个单元的电路，这个需要细心和耐心，找准各个管脚的位置，保证连上去的每根线不出错，尽量避免交叉线。最后是根据设计图将单元连接成一个整体。调试是一个颇为痛苦的过程，往往是清零单元刚调试完成，计时单元的进位又乱了套。等到好不容易听到三低一高的报时，校时功能又不好使了。芯片周围的线非常密集，幸亏布局还比较合理。虽然脑门冒汗，眼睛看花，脖子也算了，但最终还是第四个完成了数字钟的设计。3.我的感受与收获在这次实验中，我学到很多东西，提高了我的动手能力，并且培养了我的独立思考能力。作为一名电气工程及其自动化专业的大学生，学好专业知识是学校的要求也是社会的需要。本次电工电子综合实验的经验，必将会成为我们将来工作时必不可少的重要工具，只有通过不断的实践，才能学以致用，才能发现自己的不足，才能在走上工作岗位前做好充足的准备。在今后的学习研究道路上，对于研究的课题，我们应尽量考虑到人的因素，增强设计的实用性和操作性，为使用者提供切实的方便，营造一种舒适的生活氛围。所以，在设计的时候，应该从多方面、多角度去考虑问题，从而进一步提高产品的质量。感谢老师对我的帮助！参考书籍：一、数字逻辑电路与系统设计蒋立平二、电子线路实践教程姜萍王建新