基于 DDS 技术的 FSK 调制器技术毕业设计.doc

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1、工 学 院 毕 业 设 计（ 论 文 ） 题 目：基于DDS技术的FSK调制器技术 专 业： 电子信息工程 班 级： 07级3班 姓 名： 张 豹 学 号： 1665070325 指导教师： 李双喜 日 期： 2010-12-22 目 录1 数字调制技术的类型及发展21.1 数字调制技术21.2 数字调制技术的基本方法31.3 数字调制技术的发展及应用31.3.1二进制数字调制的原理31.3.2几种数字调制的性能分析42 本课题研究的内容42.1 2FSK调制基本理论42.2 研究MFSK调制基本理论52.3研究FPGA的开发技术62.4 研究DDS开发技术72.5 VHDL标准硬件描述语言9

2、2.6 研究MATLAB在通信技术方真中的方法103基于DDS技术的FSK调制器的实现103.1 DDS的基本原理103.2 2FSK调制器的原理设计框图113.3 MFSK调制器的原理设计框图124FSK调制器的设计134.1 设计输入134.2 分频器的实现134.3 伪随机序列154.4 相位累加器的设计184.5 ROM查表的设计194.6 D/A转换电路的设计204.7 滤波器LPF的设计234.8 FSK调制器的VHDL程序及仿真245 结论256 感言267 致谢268 参考文献27基于DDS技术的FSK调制器技术 作 者：张 豹指导教师：李双喜摘 要：在数字通信系统中,FSK(

3、频移键控)为一种常用的数字调制方式。它的主要优点是:实现起来较容易,抗噪声与抗衰减的性能较好。FSK信号的产生2种方法:直接调频法和频率键控法。直接调频法实现方法简单,但频率稳定度不高,同时频率转换速度不快.而频率键控法具有频率稳定度高、转换速度快等特点,但会出现相位不连续的情况。随着数字通信技术和集成电路的不断发展,直接数字合成技术(DDS) 和可编程逻辑门阵列(FPGA)已经得到了广泛的应用。DDS作为一种新型的频率合成技术,具有频率分辨力高、频率转换速度快,且当频率改变时输出相位连续,容易实现各种调制功能等特点1。本文提出并实现了一种基于DDS 技术的FSK调制方式,采用V HDL语言实

4、现。该方法不仅具有频率转换速度快、分辨率高、相位连续等。关键词:FSK DDS FPGA VHDL1 数字调制技术的类型及发展1.1 数字调制技术图1-1 通信系统的组成通常，按照信道中传输的是模拟信号和数字信号，相应的把通信系统分为模拟通信系统和数字通信系统。模拟通信系统是利用模拟信号来传递信息的通信系统；数字通信系统是利用数字信号来传递信号的通信系统。数字通信系统模型如图1-2所示：图1-2 数字通信系统的组成与模拟通信相比，数字通信具有以下优点：（1）抗干扰能力强，且噪声不积累。（2）传输差错可控制。（3）便于用现代数字信号处理技术对数字信息进行处理、变换、存储。（4）易于集成，使通信设

5、备微型化，重量轻。（5）易于加密处理，且保密性好。但是数字通信的缺点是，一般需要较大的传输带宽。数字信号的传输方式分为基带传输和带通传输。未经调制的数字信号所占据的频谱是从零频或很低的频率开始，称为数字基带信号。在某些遇有低通特性的有线信道中，特别是传输距离不是很远的情况下，基带信号可以不经载波调制而直接传输。不经载波调制而直接传输数字基带信号的系统，称为数字基带传输系统2。为了使数字信号在带通信道中传输，必须用数字基带信号对载波进行调制，以使信号与信道的特性匹配，这种用数字基带信号控制载波，把数字基带信号为数字带通信号的过程称为数字调制。1.2 数字调制技术的基本方法 数字调制有两种调制方法

6、，两种方法如下：（1）利用模拟调制的方法去实现数字调制，即把数字调制看成模拟调制的一个特例，把数字基带信号当做模拟信号的特殊情况来处理。（2）利用数字信号的离散取值特点通过开关键控载波，从而实现数字调制。这种方法称为键控法，包括：振幅键控（ASK）、移键控（FSK）、相移键控（PSK）。1.3 数字调制技术的发展及应用1.3.1二进制数字调制的原理 （1）振幅键控：利用载波的幅度变化来传递数字信息，其频率和初始相位保持不变。在2ASK中，载波的幅度只有两种变化状态，分别对应二进制信息“0”或“1”。一种常见的，也是最简单的二进制振幅键控方式成为通断键控。2ASK信号的一般表达式为： 其中 2A

7、SK信号的产生方法通常有两种：模拟调制（相乘器法）和键控法。 （2）频移键控：利用载波的频率变化来传递数字信息。在2FSK中，一个2FSK信号可以看成是两个不同载频的2ASK信号的叠加。2FSK信号的表达式为： 其中 ;2FSK信号的产生方法主要有二种。第一种可以采用模拟调频电路来实现；第二种可以采用频率键控法来实现3。（3）相移键控：利用载波的相位变化来传递数字信息，而振幅和频率保持不变，在2PSK中，信号一般可以表示为一个双极性全占空矩形脉冲序列与一个正弦载波的相乘，即： 其中 1.3.2几种数字调制的性能分析ASK是一种应用最早的基本调制方式。其优点是设备简单，频带利用率高；缺点是抗噪声

8、性能差，并且对信道特性变化敏感，不易是抽样判决器工作在最佳门限状态。FSK是数字通信中不可或缺的一种调制方式。其优点是抗干扰能力强，不受信道参数变化影响，因此FSK特别适合应用于衰落信道；其缺点是占用频带较宽，尤其是MFSK，频带利用率较低。目前，调制体制主要应用于中、低速数据传输中。PSK或DPSK是一种高传输效率的调制方式，其抗噪声能力比ASK和FSK都强，且不易受信道特性变化的影响，在高、中速数据传输中得到了广泛的应用。PSK在相干解调时存在载波相位模糊度的问题，在实际中很少采用于直接传输。MDPSK应用更广泛。 2 本课题研究的内容频移键控是利用二进制数字基带信号对载波频率进行变换来传

9、递数字信息。技术上的FSK有两个分类，非相干和相干的FSK。在非相干的FSK，瞬时频率之间的转移是两个分立的价值观命名为马克和空间频率。在另一方面，在相干频移键控或二进制的FSK，是没有间断期在输出信号。本课题以实现2FSK调制器为例来介绍。 2.1 2FSK调制基本理论2FSK又称频移键控,它是利用二进制数字基带信号对载波频率进行变换来传递数字信息,在发送端产生不同频率的载波,传“0”信号时,发送频率为f1 的载波；传“1”信号时,发送频率为f 2 的载波。在接收端把发送的不同频率的载波还原成相应的数字基带信号4。2FSK信号的表达式为： 其中 ; 2FSK信号的调制有两种方式：调频法和频率

10、键控法5。模拟调频法：图2-1 模拟调制的组成 频率键控法： 图2-2 频率键控法产生2FSK信号的原理图2.2 研究MFSK调制基本理论MFSK系统是 2FSK系统的推广,该系统有 M个不同的载波频率可供选择,每一个载波频率对应一个 M进制码元信息,即用多个频率不同的正波分别代表不同的数字信号,在某一码元时间内只发送其中一个频率6。MFSK信号可表示: i为载波角频率,通常采用相位不连续的振荡频率,这样便于利用合成器来提供稳定的信号频率。2.3研究FPGA的开发技术可编程逻辑器件是20世纪70年代发展起来的一种新型逻辑器件，随着微电子制造工艺的发展，它也取得了长足的进步，是目前数字系统设计的

11、主要硬件基础。FPGA是PLA、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路热出现的，既解决了定制电路的不足，又克服了原有可编程逻辑器件门电路有限的缺点。FPGA一般采用SRAM工艺，也有一些军品和宇航级FPGA采用FLASH或熔丝和反熔丝工艺。FPGA的集成度很高，其器件密度从数万门到数千万门不等，可以完成极其复杂的时序与逻辑组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域。其组成部分主要有可编程输入/输出单元、基本可编程单元、内嵌SRAM、丰富的布线资源、底层嵌入功能单元、内嵌专用单元等。如前所述，FPGA是由存放在片

12、内的RAM来设置其工作状况的，因此工作时需要对片内RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。FPGA有如下几种配置模式7：并行模式：一片EPROM配置一片FPGA。主从模式：一片EPROM配置多片FPGA。串行模式：串行PROM配置FPGA。外设模式：将FPGA作为微处理器的外设，由微处理器对其编程。目前，FPGA市场占有率最高的两大公司XILINX和ALTCRA生产的FPGA都是基于并行模式的，需要在使用时外接一个EPROM保存程序。上电时，FPGA将EPROM中的数据读入片内RAM，完成配置后，进入工作状态；掉电后FPGA恢复白片，内部逻辑消失。FPGA不仅能够反复使

13、用，还无需专门的FPGA编程器，只需要通用的EPROM、PROM编程器即可。ACTEL、QUICKLOGIC等公司提供反熔丝技术的FPGA，只能下载一次，具有抗辐射、耐高低温、功耗低和熟读快等优点，在军品和航空航天领域中应用较为广泛，但是这种FPGA不能重复擦写，开发初期比较麻烦，费用也比较高。DSP从根本上讲师适合串行算法的，多处理器系统是很昂贵的，而且只适合粗粒度的并行运算；FPGA可以在片内实现细粒度，高度并行的运算结构。FPGA和DSP两者各有所长。实现时，一般的配合是DSP做主处理器，利用FPGA的高度并行度和可重配置作FFT、FIR等等的协处理器。新的趋势已经很明朗：FPGA已经能

14、够依靠价格来和主流的DSP来竞争。此外，FPGA的计算能力比DSP的性能更加强大。简而言之，目前各FPGA生产商的主流芯片已打破了FPGA所有的旧标准，在系统实现和芯片选择时，应当从算法结构等更深层次的角度出发8。2.4 研究DDS开发技术 1971年，美国学者提出了以全数字技术，从相位概念出发直接合成所需波形的一中新的频率合成原理，称之为直接数字频率合成器(DDS)。这是频率合成技术的一次重大革命，但限于当时微电子技术和数字信号处理技术的限制，DDS并没有得到足够的重视。随着现代超大规模集成电路集成工艺的高速发展，使得数字频率合成技术得到了质的飞跃，它在相对带宽、频率转换时间、相位连续性、正

15、交输出、高分辨率以及集成化等一系列性能指标方面，已远远超过了传统频率合成技术所能达到的水平。但是由于DDS数字化实现的固有特点，决定了其输出频谱杂散较大，从20世纪80年代末开始通过深入的研究认识了DDS杂散成因及其分布规律后，对DDS相位累加器进行了改进，ROM数据进行了压缩，使用了抖动注入技术以及对DDS工艺结构和系统结构进行了改进9。但工艺的完善并没有彻底解决DDS中DAC的瞬态毛刺和非线性这些固有缺陷，而这些问题还会随着温度变化和电路工艺引入的数字噪声等发生随机变化，它们所带来的输出信号频谱质量劣化很难改善。近几年来，随着DDS技术的不断完善和发展，其输出频率、杂散、相位噪声、功耗、集

16、成化等各项性能指标较早期产品已有大大提高，出现了一系列的优秀产品。由于其在频率合成以及信号调制等方面出色的性能，应用范围已扩展到通信、宇航、遥控遥测、仪器仪表等各项电子领域。DDS性能的优缺点：正由于DDS采用全数字技术，从概念到结构都有很大的突破，所以它具有其他频率合成所无法比拟的优越性10。 (1)频率分辨率高。若时钟频率不变，DDS频率分辨率仅由相位累加器位数来决定，也就是理论上的值越大，就可以得到足够高的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多都小于1mHz甚至更小，这是其他频率合成器很难做到的。 (2)工作频带较宽。根据Nyquist定律，只要输出信号的最高频率分辨

17、率分量小于或等于fclk/2就可以实现。而实际当中由于受到低通滤波器设计以及杂散分布的影响限制，仅能做到40% fclk左右。 (3)超高速频率转换时间。DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。DDS的频率转换时间可达到纳秒数量级，比使用其它的频率合成方法都要小几个数量级。 (4)相位变化连续。改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。 (5)具有任意输出波形的能力。只要ROM中所存的幅值满足并且严格遵守Nyquist定律，即可得到输出波形。例如三角波

18、、锯齿波和矩形波。 (6)具有调制能力。由于DDS是相位控制系统，这样也就有利于各种调制功能。DDS的不足之处主要有如下两点11：(1)散分量丰富。这些杂散分量主要由相位舍位、幅度量化和DAC的非理想特性所引起。因为在实际的DDS电路中，为了达到足够小的频率分辨率，通常将相位累加器的位数取大。但受体积和成本的限制，即使采用先进的存储方法，ROM的容量都远小于此，因此在对ROM寻址时，只是用相位累加器的高位去寻址，这样不可避免地引起误差，即相位舍位误差。另外，一个幅值在理论上只能用一个无限长的二进制代码才能精确表示，由于ROM的存储能力，只采用了有限比特代码来表示这一幅值，这必然会引起幅度量化误

19、差。另外，DAC的有限分辨率以及非线性也会引起误差。所以对杂散的分析和抑制，一直是国内外研究的特点，因为它从很大程度上决定了DDS的性能。 (2)频带受限。由于DDS内部DAC和ROM的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL等工艺制作的DDS芯片工作频率一般在几十MHz至几百MHz左右。但随着高速GaAs器件的出现，频带限制已明显改善，芯片工作频率可达到2GHz范围左右。 三种频率合成方式的性能比较12 锁相环频率合成运用了相位反馈控制原理来稳定频率，在频率切换速度要求方面不高，但对相噪、杂散有较高要求时，PLL 频率合成有特殊的优势。PLL 式频率合成输出

20、的频率分辨率越高时，其频率切换速度就越慢。如果要提高切换速度，就必须牺牲分辨率，这是PLL的工作机理所致，无法通过性能优化来解决。所以在选择锁相式频率合成除了考虑频谱纯度外，还要考查其它性能是否能满足要求。DDS的全数字结构给频率合成领域注入了新的活力，但也正是全数字结构使DDS有明显的缺陷。 各类电子系统对信号源的要求越来越高，需要同时满足相位噪声、快捷变频、高频率分辨率、宽带、小体积、低功耗等指标。虽然这三种频率合成方式都可以在某些指标上获得理想的效果，但没有一种方式可以满足所有的技术要求。实际上，由于三种方式各有优劣，完全可以利用各自优势互补，所以产生了混合式频率合成技术。其中DDS与P

21、LL频率合成混合应用最为广泛。2.5 VHDL标准硬件描述语言VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，诞生于 1982 年。1987 年底，VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部

22、（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,VHDL 语言主要具有以下优点13： (1) VHDL 语言功能强大 , 设计方式多样。 VHDL 语言具有强大的语言结构, 只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时, 它还具有多层次的电路设计描述功能。此外 ,VHDL 语言能够同时支持同步

23、电路、异步电路和随机电路的设计实现, 这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样 , 既支持自顶向下的设计方式, 也支持自底向上的设计方法; 既支持模块化设计方法, 也支持层次化设计方法。 (2) VHDL 语言具有强大的硬件描述能力。VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路 , 也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的

24、数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。 (3) VHDL 语言具有很强的移植能力。VHDL 语言很强的移植能力主要体现在: 对于同一个硬件电路的 VHDL 语言描述 , 它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。 (4) VHDL 语言的设计描述与器件无关。采用 VHDL 语言描述硬件电路时, 设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化, 而不需要考虑其他的问题。当硬件电路的设计描述完成以后 ,VHDL 语言允许采用多种不同的器

25、件结构来实现。 (5) VHDL 语言程序易于共享和复用。VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中 , 设计人员可以建立各种可再次利用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计 , 而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块, 将这些模块存放在库中 , 就可以在以后的设计中进行复用。 由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电路设计的工作量, 缩短开发周期。2.6 研究MATLAB在通信技术方真中的

26、方法Matlab(Matrix Laboratory,矩阵实验室)是集科学计算、图形绘制、自1984年由美国Mathworks 公司推向市场以来，历经十几年的竞争和发展，现已成为国际公认的最优秀的科技应用软件。在国外的高等院校里，图像处理及系统仿真等强大功能于一体的科学计算语言。Matlab 仿真软件已经成为大学生、硕士生和博士生必须掌握的一项基本技能。由于在各个领域的重要性，Matlab 在教学的应用中也越来越广泛了。利用matlab 中模块化的图形仿真软件Simulink 可以很方便的对各种通信系统进行仿真与分析, 在进入Simulink 仿真环境后, 不需要书写代码, 只需使用鼠标拖动库

27、中的功能模块并将它们连接起来, 按照实验要求修改各模块的参数14。通过Simulink 仿真环境建立通信系统模型, 可使一些枯燥的电路变得有趣味, 动态的通信系统更加形象直观。通过仿真可清晰直观地观察系统的输出, 对应不同的条件, 只要对模块的参数稍作修改即可, 不需要再重新构建仿真模型图。结果分析表明, 用Matlab 仿真的方法与传统的硬件实验相比较, 其仿真结果的可信度高, 不受空间、时间和物质条件的限制, 通信技术发展非常迅速，各种各样新型的通信技术不断涌现，Matlab 仿真软件能够快速地、方便地、廉价地设计并构造出各种通信技术的模型，提供了一个强大的工作平台。3基于DDS技术的FS

28、K调制器的实现3.1 DDS的基本原理直接数字频率合成的理论依据是时域抽样定理，即一个频带限制在(0，fc/2)Hz范围内的时间信号f(t)，如果以Tg=1/fc秒的间隔对它进行等间隔抽样，则信号将被所得到的抽样值完全确定。也就是说，此信号f(t)可以由其采样值完全恢复过来。DDS正是基于这样一个原理而形成的，它将一个阶梯化的信号(即采样信号)通过一个理想的低通滤波器，就得到原始的连续信号f(t)。 DDS的工作原理框图如图3-1所示，DDS系统由频率控制字、相位累加器、正弦查询表、D/A转换器和低通滤波器组成。参考时钟为高稳定度的晶体振荡器，其输出用于同步 DDS各组成部分的工作15。DDS

29、系统的核心是相位累加器，它由N位加法器与 N位相位寄存器构成，类似一个简单的计数器。加法器将频率控制字与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是 DDS输出的信号频率。正弦查询表是一个可编程只读存储器(PROM)，存储的是以相位为

30、地址的一个周期正弦信号的采样编码值，包含一个周期正弦波的数字幅度信息，每个地址对应于正弦波中0360度范围的一个相位点。将相位寄存器的输出与相位控制字相加得到的数据作为一个地址对正弦查询表进行寻址，查询表把输入的地址相位信息映射成正弦波幅度信号，通过 D/A变换器把数字量变成模拟量，再经 过低通滤波器平滑并滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。 3-1 DDS结构框图3. 2 2FSK调制器的原理设计框图2FSK调制器的原理设计框图如图3-2所示。 整个系统主要由FPGA 核心板、D/ A 转换器、低通滤波器和按键组成16。 载波频率控制字A 和频率控制字B 分别为输入的2个载波

31、频率,通过按键输入,FPGA 内部主要包括伪随机序列信号发生器、相位累加器、频率选择器和乘法器。 其中数字基带信号由伪随机信号发生器产生,相位累加器由加法器和寄存器组成,整个系统中的组合逻辑都要用流水线结构,也就是把一个大的组合逻辑分解成若干个小的组合逻辑与寄存器,以此来保证系统速度。 总的调制原理就是,通过频率选择器和伪随机序列来选择输出的载波频率,载波频率通过相位累加器对输出的频率控制字进行累加,得到的相位码对正弦幅值存储器寻址,使之输出相应的幅度码。 输入的幅度值与输出的幅度码通过乘法器进行相乘,实现幅度调制,最后输出的信号波形经过数模转换器和巴特沃思低通滤波器转换后,得到2FSK调制信

32、号波形。 图3-2 DDS 产生的FSK调制信号原理框图3.3 MFSK调制器的原理设计框图MFSK系统的原理框图如图3-3所示。MFSK信号的产生有两种方法，直接调频法和频率键控法。直接调频法是用数字基带信号直接控制载频振荡器的振荡频率。在发送端,输入的二进制码元经过逻辑电路和串/并变换电路转换为 M进制码元,每 k位二进制码分为一组,用来选择不同的发送频率。在接收端,当某一载波频率到来时,只有相应频率的带通滤波器能收到信号,其它带通滤波器输出的都是噪声。抽样判决器的任务就是在某一时刻比较所有包络检波图 2 MFSK调制电路方框图器的输出电压，通过选择最大值来进行判决。将最大值输出就，得到一

33、个 M进制码元,然后,再经过逻辑电路转换成 k位二进制并行码 再经过并 串变换电路转换成串行二进制码 从而完成解调过程。图 3-3 MFSK系统原理框图4FSK调制器的设计4.1 设计输入QuartusII软件的设计输入方法很多，主要有以下三种：原理图输入、文本输入和波形输入。QuartusII为实现不同的逻辑宏功能提供了大量的图元和宏功能符号。其中Prim图元库中包含基本的逻辑块电路，mf宏功能库包含所有74系列芯片，mega、lpm参数化模块库包括参数化模块、高级模块等。利用QuartusII提供的Graphic Editor可以方便地应用这些图元和宏功能符号进行原理图的编辑输入。本文设计

34、输入方法主要用来实现以VHDL语言形式书写的文件。VHDL是一种符和IEEE标准的高级硬件行为描述语言，适合大型、复杂的设计。利用QuartusII提供了Text Editor,用来输入VHDL设计文件，通过编译就可以将VHDL语言表达的逻辑映射到Alters的器件中去。QuartusII Waveform Editor用于建立和编辑波形文件，Compiler先进的波形综合算法，可以根据用户定义的输入及输出波形自动生成逻辑关系，自动为状态机分配状态为和状态变量。4.2 分频器的实现本FSK调制器设计的基带码元数据速率为1.2Kbps,两个再拼频率分别为1.2KHz和2.4KHz。这里对正弦信号

35、每周期取100个采样点，因而需要产生3个时钟信号：1.2KHz（数据速率）、120KHz(产生1.2KHz正弦信号的输入时钟)和240 KHz（产生2.4KHz正弦信号的输入时钟）基准时钟由一个常用的12MHz的晶振提供，因此设计了一个1输入2输出的分频器。分频器的程序如下：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpinqi isport(clk :in std_logic; y :out std_logic )

36、;end fenpinqi;architecture behav of fenpinqi issignal clk1:std_logic;beginprocess(clk)beginif(clkevent and clk=1)then clk1=not clk1;y=clk1;end if;end process;end behav;分频器的VHDL波形仿真图： 图4-1 分频器的VHDL波形仿真图分频器的VHDL建模符号：图4-2 分频器的VHDL建模符号4.3 伪随机序列最大长度线性移位寄存器序列( m 序列) 是在数字通信、雷达、系统可靠性测试等方面应用十分广泛的一种伪随机序列。 由于它

37、具有随机性、规律性及较好的自相关性和互相关性,而且要求设备简单,易于实现,成本低,本系统采用m 序列作为数字基带信号进行程序调试。 m 序列码发生器是一种反馈移位型结构的电路,它由n 位移位寄存器加异或反馈网络组成,其序列长度m = 2 n - 1。本设计用一种带有两个反馈抽头的3级反馈移位寄存器得到一串“1110010”循环序列，并采取措施防止进入全“0”状态。通过更换时钟频率，可以方便的改变输入码元的速率17。M序列产生器的电路结构如下所示：图4-3 M序列产生器的组成M序列产生器的程序如下：library ieee;use ieee.std_logic_arith.all;use iee

38、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mxulie isport(clk:in std_logic; code: out std_logic);end mxulie;architecture behav of mxulie issignal m:std_logic_vector(2 downto 0);beginprocess(clk)beginif clkevent and clk=1 then m(0)=m(1); m(1)=m(2); m(2)=(m(1) xor m(0)or(not(m(0)or m(1

39、)or m(2);end if;end process; code=m(0);end behav;M序列的m为一个三位信号量。code是m最低位的输出，它就是信号码即基带码元。M序列的VHDL仿真波形如下：图4-4 M序列的VHDL仿真波形 M序列的VHDL建模符号如下： 图4-5 M序列的VHDL建模符号4.4 相位累加器的设计 这一模块是由FPGA实现的，FPGA完成相位累加器的功能，而频率控制字X是由键盘输入给出的。图4-6 相位累加器结构 相位累加器是实现DDS的核心，它由一个N位字长的二进制加法器和一个固定时钟脉冲取样的N位相位寄存器组成。相位寄存器的输出与加法器的一个输入端在，如图

40、4-6所示，相位内部相连，加法器的另一个输入端是外部输入的频率控制字X。这样，在每个时钟到达时，寄存器采样上个时钟周期内相位寄存器的值与频率控制字X之和，并作为相位累加器在这一时钟周期的输出。频率控制字X决定了相应的相位增量，相位累加器则不断地对该相位增量进行线性累加，当相位累加器积满两时就会产生一次溢出，从而完成一个周期性的动作，这个动作周期即是DDS合成信号的一个频率周期。于是，输出信号波形的频率表示式为：由该式可知，输出信号频率主要取决于频率控制字X，当X增大时，f0可以不断的增高，由抽样定理，最高输出频率不得大于fc/2，而根据实验所得，实际工作频率小于fc/3时较为合适。设此累加器位

41、数为10位，以下为累加器的实现程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder is port(n:in std_logic_vector(9 downto 0); clk,reset :in std_logic; c:out std_logic);end;architecture behave of adder issignal counter:std_logic_vector(10 downto 0);begin process(clk) begin if res

42、et=0 then counter=00000000000; elsif(clkevent and clk=0)then counter01111111111)then counter=00000000000; c=1; end if; if(counter=00000000000)then c8；LPM_WIDTHAD=9； LPM_OUTDATA=”UNREGISTERED”；LPM_ADDRESS_CONTROL=UNREGISTERED；其中LPM_FILE的“.mif”中存放正弦的值,可由文本形式生成,也可由高级语言如C语言生成。ROM查找表在整个设计中是一个比较重要的部分。为了保证波形的平滑，设计时可将一个周期分为512个点。4.6 D/A转换电路的设计本来欲打算采用转换速度为85