基于FPGA 的数字中频接收系统.doc
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1、文章编号:1009-8119(2006)01-0043-02基于FPGA的数字中频接收系统赵国栋 郭德淳(北京理工大学信息科学技术学院,北京 100081)摘 要 对基于软件无线电的数字中频接收系统进行了讨论,对基于FPGA的数字下变频模块进行了优化设计,并给出了具体设计方案。关键词 软件无线电,数字中频,数字下变频器,FPGA,DDCDigital Intermediate Frequency Receiving System Based on FPGAZhao Guodong Guo Dechun(School of Information and Science,Beijing Inst
2、itute of Technology,Beijing 100081)Abstract In this paper,some techniques in digital intermediate frequency receiving system were introduced。The DDC based on FPGA is studied, and one specific design is given too.Keywords Software radio,Digital intermediate frequency,CIC,FPGA,DDC1 引言软件无线电技术是现代无线电技术领域
3、的一次革命,它不仅是军事研究的课题,而且已成为当前新一代无线通信系统的关键技术。软件无线电的核心思想是构造一个具有开放性、标准化、模块化的通用硬件平台,将各种功能,如工作频段、调制解调类型、数据格式、加密模式、通信协议等用软件来完成,并使宽带A/D转换器尽可能靠近天线,以研制出具有高度灵活性、开放性的新一代无线通信系统1软件无线电技术极大地促进了数字中频接收技术的发展。数字中频接收系统采用宽带中频结构,对信号在中频进行宽带数字化处理,不仅在一定程度上简化了接收机前端电路设计,而且配以后续的数字化处理,具有更好的波形适应性、信号带宽适应性以及可扩展性,是近期最为可行的一种设计方案。2 数字中频接
4、收系统数字中频接收系统的框图如图1所示。ADC数字下变频及抽取滤波DSP+软件中频输入基带信号图1 数字中频接收系统数字中频接收系统是由高速ADC模块、数字下变频及抽取滤波处理模块,以及专用数字信号处理(DSP)模块组成。输入的模拟中频信号先经过高速ADC模块,在中频进行带通采样数字化,然后进行数字下变频,将感兴趣的信号转换至基带,同时做抽样率转换及滤波处理,之后由后续的专用数字信号处理器(DSP)进基带信号处理。中频采样由高速ADC来完成,由于中频数字接收系统是对信号在中频进行数字化,因此选用带通欠采样(相对于载波信号)的方法,用相对较低的采样速率来反映信号的特性,不仅可以大大降低采样速率,
5、同时还可以完成频谱下搬移的过程,在很大程度上减少了后面DSP芯片信号处理的负担。A/D采样之后的数字信号速率非常高,要从这些高速信号中得到有用的基带信号,需要有效地对其进行数字下变频、抽取、滤波等处理,这些功能可以采用现场可编程门阵列(FPGA)来实现。FPGA具有较高的处理速度和较高的稳定性,同时又具有设计灵活、易于修改和维护的优点,可以适应不同的系统的要求,采用灵活的结构满足不同的需要,提高了系统的适用性及可扩展性。专用数字信号处理器(DSP)主要是通过软件来实现数字基带信号处理以及比特流控制、编码解码等高速的数据交换和处理功能。DSP的运算速度和精度决定着系统的数据处理能力,同时也会对整
6、个系统的性能和结构产生重要的影响。在本文所设计的中频数字化接收系统中,输入信号为中频70MHz,带宽2MHz,A/D转换器采用AD公司的AD6645,采样精度14位,采样频率60MHz,数字下变频模块将其转换为正交数字基带信号,并实现10倍抽取,输出的6MHz速率数据送入专用数字信号处理器进行基带数字信号处理。3 基于FPGA的数字下变频及抽取滤波设计数字下变频克服了模拟下变频中存在的混频器的非线性和模拟本振的频率稳定度、边带、相位噪声、温度漂移、转换速率等问题,其频率步进、频率间隔也具有理想的特性,因而得到了广泛应用1。数字下变频原理框图如图2所示。五级CIC滤波器补偿滤波器半带滤波器 图4
7、 多级抽取滤波整体方案抽取滤波抽取滤波NCO图2 数字下变频框图数字下变频由数字混频器、数字控制振荡器(Numerically Controlled OscillatorNCO)、和抽取滤波部分组成。NCO产生的正交本振信号输入到数字混频器与输入信号进行混频,经混频后的信号输出到抽取滤波器以滤除倍频分量和带外信号,并进行抽取处理。3.1 数控振荡器(NCO)数控振荡器(NCO)是决定数字下变频(DDC)的性能的主要因素之一。NCO的目标是产生频率可变的正交正、余弦样本,在FPGA中,NCO采用直接数字频率合成(DDS)的方法来实现,其基本结构如图3所示2。CLK量化正余弦查找表 CLK相位偏置
8、相位累加器图3 NCO实现结构框图NCO由相位累加器、相位加法器和正余弦查找表组成。相位增量通过相位累加器后得到相应的相位信息,每来一个时钟相位就在原来的基础上增加一个相位增量,相位加法器可产生一定的初始相位偏置,对NCO的输出相位进行调整。DDS的输出频率为:,频率分辨率为:,相位增量可由以下公式确定:,其中为相位累加器的位数,为量化截断后的位数。当的取值为固定值时,DDS输出为固定频率信号;当相位增量设为外部输入可变值时相应的DDS的输出可为扫频信号2。本设计所采用的是固定输出频率信号,乘法器的位数是28位,DDS的相位累加器位数是32位,频率分辨率为0.1Hz,查找表地址宽度为12位,正
9、弦值数据位数为16位。3.2 多级抽取滤波器的设计数字混频之后的信号具有很高的数据速率,需要进行降速率抽取处理,要实现无失真的抽取,必须设计高效的抽取滤波器来防止频率混叠。根据本设计中中频数字接收系统的要求,采用3级级联抽取来实现总抽取因子D10的降速率处理,具体方案如下:选取第一级抽取因子,采用五级级联积分梳状(CIC)滤波器实现,CIC滤波器输入数据流的速率为60MHz,输出速率为12MHz;第二级抽取因子,采用补偿滤波器用来对前级CIC滤波器的幅度特性进行补偿;第三级抽取因子D32,用半带滤波器来实现,半带滤波器的输入数据率为12MHz,输出数据率为6MHz。整体方案如图4所示。3.2.
10、1 积分梳状(CIC)滤波器的设计当延迟系数为1时,级联梳状滤波器的频谱的零点出现在处,D为抽取因子。对于CIC抽取滤波器,在零点附近区域会出现混叠带,这些混叠带将被折叠进通带引起混叠。在单级CIC滤波器中,如果信号带宽较窄,且CIC滤波器的幅频响应在处的衰减值足够大,则抽取后在其信号带宽内的混叠可忽略不计。如果单级衰减不满足要求,则可采用级联的方式, 这时的阻带衰减为单级的Q倍,即Q, Q为级数3。CIC 滤波器设计时还应注意,在信号带宽处的幅度不能够下降太多,即在处的衰减不能太大。与阻带衰减相同,Q级CIC滤波器的通带衰减为Q。因此,多级级联虽然可以增大阻带衰减,减小混叠影响,但会增大带内
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