语音芯片的ASIC设计课件.ppt

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1、项目意义,本次项目所包含知识：数字电路高级数字系统设计与验证集成电路设计的EDA技术SVA断言,设计部分功能描述,顺序播放功能：将所有歌曲顺序播放一遍。单曲循环播放功能：对指定的歌曲进行循环播放。循环播放功能：所有歌曲顺序循环播放。随机播放功能：随机选择歌曲进行播放。快进功能：对音乐进行快速播放。暂停功能：对播放中音乐进行暂停。歌曲选择功能：选择播放哪首音乐。回放功能：可以对歌曲进行上一句或上一首的回放。（带记忆功能）快倒功能：可以对歌曲进行向后倒一段时间在播放。I/O端口优化：最少端口实现以上功能。歌曲自动加载刷新功能：(暂未实现)。,顶层模块信号描述,顶层模块整体框图,顶层模块具体信号,模

2、块关联内部框图,ADDR,ADDR模块,功能描述：它的功能是按照音乐节拍输出相应音符。在正常播放模式下，该计数器的时钟频率为2Hz，快速播放模式为4Hz。当EN为高电平时，LD为低电平时，每来一个时钟上升沿，地址计数器加1，输出给乐曲数据存储器ROM。,ROM,ROM模块,功能描述：ROM中存储的乐谱数据，以1/4拍来转化，ROM总共要存储437个数据，所以ROM的地址位宽为9位。因为乐谱只用到21个音符，所以ROM的输出为5位。,RANDOM,RANDOM模块,功能描述：产生随机数传给状态机，由状态机决定播放第几首歌。,音符解码模块,音频解码模块所示为音频解码模块，它的功能是将ROM输出的音

3、符数据转换成该音符所对应的初始值，输出给数控分频模块，数控分频模块根据该初始值对2MHz时钟进行分频。表6 音频解码端口信号描述,数控分频模块,数控分频模块所示为数控分频模块，它的功能是根据不同音符的初始值对2MHz的时钟进行相应的分频，产生该音符所对应频率的波形。分频后所得波形由spks端口输出。数控分频模块由主分频模块和二分频模块组成。,memo记忆模块,memo记忆模块,memo记忆模块的作用是记忆当前播放地址。比如在顺序播放模式下第一首歌曲到第二首歌曲，passed信号在播放第二首歌曲有效，歌曲播放第一首首地址。在随机播放模式下，第一首歌曲随机播放到第三首歌曲，passed信号于第三首

4、歌曲有效，歌曲播放第一首首地址。同理上一曲模式。,验证规划,通过提取项目中可能发生的各种情况来验证项目的正确性。,模式间跳转验证,单曲循环模式，如图：,正在进行模式间的转换，如图：,模式间跳转验证,由单曲循环跳转到了顺序播放模式。,典型验证,1.上一句功能连跳测试2.验证单曲循环下的各种模块功能（上一曲）3.随机播放模式下暂停信号测试4.第一首未放完进行上一首功能测试,连跳测试连续给passed1信号有效，测试如下Atuo=1时，switch=1，passed=1 1000ns1100ns有效Passed1在1000ns时歌曲跳到上一句，随后100ns再次有效，歌曲跳到当前上一句，实现连跳功能

5、。,连跳测试,Atuo=0，mode=00，播放到第3首是mode=10，第3首歌循环。Passed1=1，第三首到第二首。,单曲循环模块功能,随机模式暂停信号,Atuo=0，mode=01，passed1=1时，因为是随机模式，从第三首歌跳到第一首。,随机模式暂停信号,随机模式暂停信号有效,第一首未放完进行上一首功能测试,Atuo=1时，将paseed1信号于第一首播放中加入，跳到第一首歌曲首地址，上一首功能实现,状态转换图,状态机断言,define assert_clk(arg)assert property(posedge clk)disable iff(rst)arg)a_fsm_as

6、yn_rst:assert property(posedge clk)rst|-(state=Idle);a_fsm_state_coding:assert_clk($onehot0(state)=1);a_fsm_norm_trans1:assert_clk(state=S0)|=(state=S1);a_fsm_norm_trans2:assert_clk(state=S2)|(state=S3)|-($past(state=S1)=1);a_fsm_norm_trans3:assert_clk(state=S2)|(state=S3)|=(state=S0);a_fsm_norm_tra

7、ns4:assert_clk(state=S1),状态机断言,断言通过率,整体断言,状态机局部断言例一,局部trans2断言：正常状态下，当前状态是S2（0100）快倒状态，或者S3（1000）回放状态，上一个状态一定是S1（0010）播放状态。,状态机局部断言例二,局部trans4断言：当快倒信号有效时（mode=2b11），状态会从播放状态（S1）跳到快到状态(S2)再到置数状态(S0)再回播放状态(S1)，如图0010-0100-0001-0010。,随机断言,断言通过率,整体断言,地址计数器断言,断言通过率,整体断言,Rom表断言,断言通过率,整体断言,项目总结,通过本次项目，我们了解了数字电路的设计流程，掌握了数字电路的编写与仿真，掌握了SVA断言的基本原理和语法，当然我们的设计还有很多不足，如没有实现自动加载刷新ROM表功能，信号发生冲突怎么处理等，我们会在今后完善我们设计。我们所收获的不仅仅是专业上的知识，更多的是能力上的培养。在项目的设计过程中了，我们进一步加强了自身的学习能力、团队合作能力和解决问题的能力。本次项目的设计为以后的学习、工作提供了重要的经验。,