毕业设计基于FPGA的DDS应用.doc

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1、摘要直接数字频率合成(DDS)是把一系列数据量形式的信号通过DA转换器转换成模拟量形式的信号合成技术。目前在高频领域中，专用DDS芯片在控制方式、频率控制等方面与系统的要求差距很大，利用FPGA来设计符合自己需要的DDS系统就是一个很好的解决方法。现场可编程门阵列(FPGA)器件具有工作速度快、集成度高、可靠性高和现场可编程等优点，并且FPGA支持系统现场修改和调试，由此设计的DDS电路简单，性能稳定，也基本能满足绝大多数通信系统的使用要求。本文简要介绍了DDS的工作原理，提出了一种选用FPGA_EP1C3T100N芯片来实现DDS系统的核心部分的设计方案，用VHDL语言用Quartus来进行

2、一系列的调试、仿真来完善设计，达到预期的目的。关键词：DDS FPGA Quartus FPGA_EP1C3T100N芯片AbstractDirect Digital Synthesis (DDS) is to form a data signal through D / A converter into analog form of signal synthesis techniques. Present in high frequency areas, special DDS chip control, frequency control and other aspects of syst

3、em requirements differ greatly, the use of FPGA to design DDS system suits their needs is a good solution. Field programmable gate array (FPGA) devices have to work fast, high integration, high reliability and the advantages of field programmable and support system for FPGA-site to modify and debug

4、the design of the DDS circuit which is simple, stable performance, but also the basic Communications systems can meet most requirements. This paper introduces the working principle of DDS, a selection of FPGA_EP1C3T100N DDS chip to realize the core of the system design, VHDL language to use Quartus

5、series of debug, simulation to improve the design to achieve the intended purpose.Keywords: DDS FPGA Quartus FPGA_EP1C3T100N chip目 录绪 论5第一章 系统设计方案的研究61.1 系统的性能要求61.2 DDS简介61.2.1 DDS结构原理61.2.2 性能特点71.2.3 DDS的理论分析81.2.4 相位累加器81.2.5 移相原理101.2.6 DA转换模块111.2.7 滤波器模块111.2.8 实现DDS的三种技术方法111.3 FPGA简介111.3.1

6、 FPGA概述111.3.2 FPGA的基本特点主要有121.3.3 FPGA的工作原理121.3.4 FPGA配置方式131.4 VHDL介绍151.4.1 VHDL简介151.4.2 VHDL语言的特点151.4.3 VHDL语言的构成151.5 Quartus II介绍161.5.1 Quartus II简介161.5.2 Quartus II优点171.5.3 Quartus II应用17第二章 应用器件介绍及电路182.1 FPGA_EP1C3T100N简介182.2 DAC0832简介192.3 AMS1117稳压器192.4 LM358双运算放大器202.5 电路设计模块构成20

7、2.6 DDS的实现方案202.7 D/A转换电路与幅度控制电路222.8 电源电路与滤波电路22第三章 系统实现243.1 FPGA 下载243.2 硬件调试243.3 输出波形24总 结25致 谢26参考文献27附 录28附A 原理图28附B PCB29附C VHDL程序30附D 成果展示31绪 论在通信系统中往往需要在一定频率范围内提供一系列稳定和准确的频率信号，一般的振荡器己不能满足要求，这就需要频率合成技术。DDS具有相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号等优点，已成为现代频率合成技术中的姣姣者。采用直接数字合成芯片DDS及外加D

8、/A转换芯片构成的可控信号源，可产生正弦波、调频波、调幅波及方波等，并且其信号的频率和幅度可由微机来精确控制，调节非常方便。可编程门阵列（FPGA）具有集成度高、通用性好、设计灵活、编程方便、可以实现芯片的动态重构等特点，因此可以快速地完成复杂的数字系统。由于模拟调相方法有生产性差、调试不方便、调制度控制不精确等缺点，因此采用数字方法实现各种模拟调制也越来越普遍5。现在许多DDS芯片都直接提供了实现多种数字调制的功能，实现起来比较简单，而要实现模拟线性调制具有一定的难度。本文在深刻理解DDS原理基础上，应用Quartus编译器、VHDL硬件语言，在altera公司EP1C3核心板平台上结合DA

9、C0832、LM358以及RC滤波实现一路幅度、频率可调的正弦波，为下一步开发更复杂、更完善的DDS系统建立了可靠的实验平台。第一章 系统设计方案的研究1.1 系统的性能要求由于本系统由多部分构成，在此根据各部分的基本原理，对各方案进行分析和比较。本设计采用直接数字频率合成技术设计双通道正弦信号发生器，可以输出两路频率相同、相位差可调的正弦信号。该发生器具有频率稳定度高及调频、调相迅速的优点。由于本系统主要DDS的FPGA实现，故在此着重介绍DDS的原理及其FPGA实现。1.2 DDS简介1.2.1 DDS结构原理DDS的基本原理是利用采样定理,通过查表法产生波形。DDS的结构有很多种,其基本

10、的电路原理可用图1-1来表示。图1-1 DDS的原理框图相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs,加法器将频率控制字k与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加。由此可以看出,相位累加器在每一个时钟脉冲输入时,把频率控制字累加一次,相位累加器输出的数据就是合成信号的相位,相位累加器的溢出频率就是DDS输出的信号频率。 用相位累加器输出的

11、数据作为波形存储器(ROM)的相位取样地址,这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出,完成相位到幅值转换。波形存储器的输出送到D/A转换器,D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量,以便输出频谱纯净的正弦波信号。 DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平,为系统提供了优于模拟信号源的性能。1.2.2 性能特点(1)输出频率相对带宽较宽输出频率带宽为50%fs(理论值)。但考虑到低通滤波器的特性和设计难度以及对输出

12、信号杂散的抑制,实际的输出频率带宽仍能达到40%fs。(2)频率转换时间短DDS是一个开环系统,无任何反馈环节,这种结构使得DDS的频率转换时间极短。事实上,在DDS的频率控制字改变之后,需经过一个时钟周期之后按照新的相位增量累加,才能实现频率的转换。因此,频率转换的时间等于频率控制字的传输时间,也就是一个时钟周期的时间。时钟频率越高,转换时间越短。DDS的频率转换时间可达纳秒数量级,比使用其它的频率合成方法都要短数个数量级。(3)频率分辨率极高 若时钟fs的频率不变,DDS的频率分辨率就由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前,大多数DDS的分辨率

13、在1Hz数量级,许多小于1mhz甚至更小。(4)相位变化连续改变DDS输出频率,实际上改变的每一个时钟周期的相位增量,相位函数的曲线是连续的,只是在改变频率的瞬间其频率发生了突变,因而保持了信号相位的连续性。(5)输出波形的灵活性只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM,即可以方便灵活地实现调频、调相和调幅功能,产生FSK、PSK、ASK和MSK等信号。另外,只要在DDS的波形存储器存放不同波形数据,就可以实现各种波形输出,如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时,既可得到正交的两路输出。(6)其他优点由于DDS中几

14、乎所有部件都属于数字电路,易于集成,功耗低、体积小、重量轻、可靠性高,且易于程控,使用相当灵活,因此性价比极高。DDS也有局限性,主要表现在： (1)输出频带范围有限由于DDS内部DAC和波形存储器(ROM)的工作速度限制,使得DDS输出的最高频率有限。目前市场上采用CMOS、TYL、ECL工艺制作的DDS芯片,工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。(2)输出杂散大 由于DDS采用全数字结构,不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散;幅度量化误差(由存储器有限字长引起)造成的杂散和DAC非理想特性造成的

15、杂散。1.2.3 DDS的理论分析DDS的基本原理是，在高速存储器中放入正弦函数相位数据表格，经过查表操作，将读出的数据送到高速DAC产生正弦波。可编程DDS系统原理如图1-2 图1-2 可编程DDS系统原理N:相位累加器位数； M：相位累加器实际对ROM寻址的位数S：ROM输出正弦信号（离散化）的位数位数：相位累加器舍去的位数，满足位数=N-M1.2.4 相位累加器相位累加器由 N位加法器与N 位累加寄存器级联构成如下图1-3图1-3 相位累加器原理每来一个时钟脉冲fc，加法器将控制字 k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲

16、的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位加累加。由此可以看出，相位累加器在每一个时钟输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率就是 DDS输出的信号频率。 接着，把相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出（可以看成是一种映射） ，完成相位到相应幅值转换。波形存储器的输出送到 D/A 转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。D/A转换器之后还可以加上一低通滤波器用于滤除不需要的

17、取样分量，以便输出频谱纯净的正弦波信号。而这个低通滤波器可以用 DSP编程完成，或者用FPGA编程实现。示意图1-4如下图1-4 各阶段波形输出DDS输出信号的频率与基准时钟频率的关系由下式给定： (公式2-1)其中，为基准时钟频率，为波形存储器的字数，N为相位累加器的位数， K为频率控制字。一般的, K小于N 假设基准时钟频率为 131kHz，累加器为 8位，k=4, 则。 可见，通过设定 DDS 相位累加器的位数（也即 ROM 存储器数据表的长度）、频率控制字和基准时钟频率，就可以产生任意频率的输出。 DDS的频率分辨率（即频率精度）定义为： (公式2-2)其中，为基准时钟频率，为波形存储

18、器的字数， N为相位累加器的位数。 DDS 输出信号的频率分辨率也就是频率控制字K为1时DDS输出的频率值，由基准时钟频率和ROM存储器数据表的长度决定，因此只要 ROM存储器数据表的长度足够长，DDS就可以得到很细的频率间隔，同时我们可以在基准时钟后面加一级分频器电路，这样就可以在更大的范围内调节频率分辨率及输出信号的频率。 DDS输出信号的最低频率也就是 DDS 的频率分辨率，而DDS输出信号的最高频率由Nyquist 采样定理决定，理论上可以达到时钟频率的一半，即，但由于工作频率越接近 ，阶梯波形中所包含的无用频率分量越大，而低通滤波器的特性又不是理想的，输出信号的频谱纯度很难达到所要求

19、的指标，为此DDS 输出信号的最大频率都低于 ，一般认为 DDS 输出信号的上限频率为时钟频率的40%。1.2.5 移相原理所谓移相是指两路同频的信号，以其中的一路为参考，另一路相对于该参考作超前或滞后的移动，即称为相位的移动。两路信号的相位不同，便存在相位差，简称相差。若我们将一个信号周期看作是360，则相差的范围就在0360之间。例如在图1-5中，以A信号为参考，B信号相对于A信号作滞后移相，则称A超前B，或称B滞后A。图1-5 移相示意图若输出信号A和B的相位差可调，须保证两路信号同步，故应满足以下条件：(1)输入到两个频率合成器芯片的参考时钟之间的相位偏移要足够小。这个相移会导致输出信

20、号之间产生与之成比例的相移。因此在布线时必须精心设计，使从FPGA输出参考时钟的引脚到两个频率合成器芯片的参考时钟输入引脚的引线距离相等，以保证系统时钟同步。另外，参考时钟上升下降沿的抖动应尽可能小，并且时间应尽可能短，因为不同频率合成器芯片输入电路的触发电压不同，因此参考时钟的上升下降沿时间太长会增加输出信号的相位误差。(2)频率控制字送到频率合成器的数据缓冲区后，还必须通过一个更新时钟才能将数据缓冲区中的数据送到相位累加器，成为有效数据后进行输出。频率合成器有两种更新时钟产生方式，一种由FPGA内部自动产生，另一种由外部提供。要使两路输出信号同步，必须使用外部IO更新时钟，同时必须使参考时

21、钟信号(REFCLK)与外部IO更新时钟(UPDATE CLK)上升沿之间满足图1-6所示的时序关系。图1-6 参考时钟与更新时钟之间的时序关系1.2.6 DA转换模块DA转换器是DDS系统的核心器件，其速度和特性直接影响整个系统的性能。从建立时间、尖峰脉冲能量、位数和积分线性等四个方面选择DA转换器。因为DDS系统的工作频率一般都很高，因此首先应选用高速DA转换器。其次是考虑信噪比问题，增大DA转换器的位数，可减小电压幅值量化误差，增大信噪比，因此，采用了8位的DA转换器。1.2.7 滤波器模块滤波器分为两组：一组是椭圆函数滤波器，用于正弦波的滤波；另一组是线性滤波器，用于其他标准波形的滤波

22、1.2.8 实现DDS的三种技术方法1 采用高性能DDS单片电路的解决方案2采用低频正弦波DDS单片电路的解决方案3自行设计的基于FPGA芯片的解决方案DDS问世之初，构成DDS的元器件的速度限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实际应用。随着近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。近年来随着频率合成技术的发展，DDS已广泛应用于通讯、导航、雷达、遥控遥测、电子测量以及现代化的仪器仪表工业等领域。1.3 FPGA简介1.3.1 FPGA概述现场可编程门阵列FPGA（FieldProgrammabl

23、e Gate Array）是美国Xilinx公司于1984年首先开发的一种通用型用户可编程器件。FPGA既具有门阵列器件的高集成度和通用性，又有可编程逻辑器件用户可编程的灵活性。FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconn

24、ect）三个部分。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 1.3.2 FPGA的基本特点主要有 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择1.3.3 F

25、PGA的工作原理FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。根据数字电路的基本知识可以知道，对于一

26、个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在2n种结果。所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。FPGA的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。查找表的原理与结构查找表(Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表(即结果)事先写入RAM，这样，每输入

27、一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面给出一个四输入与非门电路的例子来说明LUT实现逻辑功能的原理。图1-7给出一个使用LUT实现四输入与门电路的真值表。图1-7 输入与门的真值表从中可以看到，LUT具有和逻辑电路相同的功能。实际上，LUT具有更快的执行速度和更大的规模。查找表结构的FPGA逻辑实现原理因为基于LUT的FPGA具有很高的集成度，其器件密度从数万门到数千万门不等，可以完成极其复杂的时序与逻辑组合逻辑电路功能，所以适用于高速、高密度的高端数字逻辑电路设计领域。其组成部分主要有可编程输入/输出单元、基本可编程逻辑单元、内嵌SRAM、丰富

28、的布线资源、底层嵌入功能单元、内嵌专用单元等，主要设计和生产厂家有Xilinx、Altera、Lattice、Actel、Atmel和QuickLogic等公司，其中最大的是Xilinx、Altera、Lattice三家。1.3.4 FPGA配置方式FPGA的配置与编程都是通过软件设计与仿真验证的功能写入实际的FPGA中才能完成的。所以，PFGA需要通过配置才能实现所需要的功能。Cyclone器件的配置数据存储在SRAM单元中，由于SRAM是易失性的存储器，因此Cyclone器件上电后，外部电路需要将配置数据重新下载到SRAM器件的单元中。在期间配置完成后，内部的寄存器以及I/O管脚必须先进性

29、初始化，然后才会按照用户设计功能正常工作。Cyclone器件的配置方式有三种主穿行(AS)方式，被动串行方式（PS）方式和JTAG方式。本系统使用AS方式和JTAG方式。主串行方式AS只能够与Altera公司提供的制动主动配置芯片（EPCS系列）配置使用，而且只有在STRATIX系列和Cyclone系列的器件中支持。AS方式在FPGA主动方式下，有目标FPGA来主动输出控制和同步信号（包括配置时钟）给Altera专用的配置芯片（EPSCS1和EPCS4等）在芯片收到命令后就把配置数据发给FPGA，完成配置过程。AS配置方式比较简单，只需要DATA，DCLK，NCS。ASDI四条线与船型芯片连接

30、即可。图1-8 AS配置芯片与FPGA硬件连接电路边界扫描方式(Joint Test Action Group，JTAG)是1990年被IEEE批准为IEEEll4911990测试访问端口和边界扫描结构标准，主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。JTAG方式是所有配置方式中优先级最高的一种，JTAG配置方式支持菊花链方式，可以级联多片FPGA，功能比较强大。JTAG引脚的定义为：TCK为测试时钟输入；TDI为测试数据输入，数据通过TDI引脚输入JTAG接口；TDO为测试数据输出，数据通过TDO引脚从JTAG接口输出；TMS为测试模式选择，TMS用

31、来设置JTAG接口处于某种特定的测试模式；TRST为测试复位，输入引脚，低电平有效。图1-9 JTAG配置时的连接电路1.4 VHDL介绍1.4.1 VHDL简介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设

32、计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。1.4.2 VHDL语言的特点VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大,设计方式多样；(2) VHDL 语言具有强大的硬件描述能力；(3) VHDL 语言具有很强

33、的移植能力；(4) VHDL 语言的设计描述与器件无关；(5) VHDL 语言程序易于共享和复用；由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小硬件电路设计的工作量, 缩短开发周期。1.4.3 VHDL语言的构成以硬件模式语言表达设计意图，FPGA作为硬件载体，计算机的开发工具。EDA软件作为开发环境的现代电子设计方法日益成熟。VHDL语言的程序结构。一个VHDL程序包含实体（entity），结构体（architecture）,配置（configuration）.包集合（package）,库（libr

34、ary5）个部分。其实实体是一个VHDL程序的基本单元，由实体说明和结构体两部分组成。实体说明用于描述设计系统的外部接口信号，结构体用来描述系统的行为，系统数据流程或者系统组织结构形式。配置用于从库中选取所需单元来组成系统设计的不同规格的不同版本，是被设计系统的功能发生变化。包集合存放个设计模块工匠的数据类型，常熟，子程序等。库用于存放已编译的实体结构体，包集合，配置。库有两种，一种用户自行生成的IP库，有些集成电路设计中心开发了大量的工程软件，有不少好的设计范例，可以重复引用，所以用户自行建立库的专业EDA公司的任务之一。另外一种是PLD，ASIC芯片制造商提供的库。用户可以直接引用不必从头

35、编写设计实体结构体描述结构体N结构体1设 计 实 体图1-10 VHDL程序语言结构VHDL程序由两部分组成：第一部分为实体说明，第二部分为结构体。VHDL程序结构更抽象。更基本更简练的表示。设计实体由关键字(entity)来标识，结构体由Arehitecture来标识。一个电路系统的程序设计可以只有一个实体，可以有多个结构体。系统设计中的实体提供该设计的公共信息，结构体定义各个模块内的操作特性。一个设计实体至少包含一个结构体或多个结构体，构成一个电子系统的设计系统。1.5 Quartus II介绍1.5.1 Quartus II简介Quartus II 是Altera公司的综合性PLD开发软

36、件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA

37、工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。1.5.2 Quartus II优点1) 快速重新编译特性，进行小的设计改动时，保留时序，缩短编译时间。2) 多处理器支持，

38、编译时间平均快出20。3) 高级布局布线算法，实现了业界最短的编译时间。4) 渐进式编译支持，将编译时间进一步缩短了70。1.5.3 Quartus II应用利用Quartus对FPGA的设计输入方法有很多种，可以灵活选择使用，以下三种输入方法较为常用：(1)原理图输入：这是一种较为直观便捷的输入方法，用Quartus II系统本身提供的各种原理图库进行设计输入。操作简单，易于电路的调整及观察。(2)硬件描述语言输入：Quarms 11支持VHDL、AHDL和Verilog硬件描述语言的设计输入。(3)网表输入：对于在其它软件系统上设计的电路，可以使用网表输入，而不Ouartus II采用自上

39、而下的设计方法，采用完全独立于芯片厂商及产品结构的描述语言，在功能级对产品进行定义，并结合功能仿真技术，确保设计的正确性。在功能定义完成以后，用逻辑综合技术，把功能描述转换成某一具体结构芯片的网表文件，进行布局布线。其结果还可以送回仿真器里，进行包括功能和时序的验证。这样不仅可以大大缩短设计周期，还可以使设计规模大大提高，同时也能保证以往设计成果的再利用，使用起来更加灵活方便。 第二章 应用器件介绍及电路2.1 FPGA_EP1C3T100N简介 图2-1 ep1c3t-100 引脚FGPA_EP1C3T100N的基本功能及介绍：ALTERA Cyclone 系列的 fpga 是 altera

40、 公司针对底端用户推出的一个系列的 fpga。具有成本低，使用的方便的优点，规模从 3000 到 20000LE，支持各种单口I/O标准如LVTTL,LVCMOS,PCI和SSTL-2/3，通过LLVD和SRSDS标准提供多达64个通道的差 分I/O支持。每个LVDS通道高达640Mbps，Cyclone期间具有双数据速率（DDR）SDRAM和FCRAM接口的专用电路，CycloneFPGA中有两个锁相环提供6个输出和层次时钟结构，以及复杂设计的时钟管理电路。EP1C3T100引脚功能与分类：6个VCCI0(3.3V)引脚I/0banks提供电压，每个banks可以采用不同的电压；4个VCCI

41、NT(1.5V),为内核提供电压；11个GND；VCCA_PLL为PLL提供1.5V电压；GNDA_PLL与GNDA_PLL各一只；COF_DONE:双向，开路输出为低电平表示正写入数据；Nstatus:双向，开路输出，为低电平表示reset;Nconfig:配置控制输入脚，低电平器件复位，由低到高的电位跳变启动配置；DCLK:专用的配置脚，PS模式是为配置数据使之能够输入，AS模式为配置数据时钟输出；DATAO:专用的配置数据输入脚；nCE:专用片选输入，低电平有效;nCE:专用片选输出，配置完成输出为低；DSEL:共2只，指定配置模式，00为AS；TMS,TDI,TCK,TDO:是JTAG

42、专用胶，前三为输入；CLK0CLK3：专用全局时钟输入，其中前两个可用作驱动PLL1;ASDO:AS模式下数据输出，在PS模式下可作为I/O；nCSO:配置存贮器，在PS模式下可作为I/O。2.2 DAC0832简介DAC0832是采集频率为八位的D/A转换芯片，集成电路没有两集输入寄存器，是DAC0832芯片具有双缓冲、单缓冲和直通三种输入方式，以便适用于各种电路的需要（如要求多路D/A异步输入、同步转换等）。所以这个芯片应用广泛， 图2-2 DAC0832 管脚分布D/A转换结果采用电流形式输出，如需要相应的模拟电压信号，可以通过一个高输入阻抗的线性运算放大器实现。运放的反馈电阻可以通过R

43、FB端引用片内固有电阻，也可以外接。DAC0832引脚功能说明：DI0-DI7:数据输入线，TLL电平；ILE:数据锁存允许控制信号输入线，高电平有效；CS:片选信号输入线，低电平有效；WR1:为输入寄存器的写选通信号；XFER:数据传送控制信号输入线，低电平有效；WR2:为DAC寄存器写选通输入线；Iout1:电流输出线。输入全为1时Iout1最大；Iout2:电流输出线，其值与Iout1之和为一常数；Rfb:反馈信号输入线，内有反馈电阻；VCC:电源输入线（+5V+15V）；Vref:基准电压输入线（-10v+10v）；AGND:模拟地，模拟信号和基准电源的参考地；DGND:数字地，两种地

44、线在基准电源处共地比较好。2.3 AMS1117稳压器 AMS1117稳压器介绍：AMS1117系列稳压器有可调版与多种固定电压版，设计用于提供1A输出电流且工作压差可低至1V。在最大输出电流时，AMS1117器件的压差保证最大不超过1.3V，并随负载电流的减小而逐渐降低。AMS1117 特性：三端口可调节或固定输出电压1.5V, 1.8V, 2.5V, 2.85V, 3.3V 和5.0V 输出电流1A 工作压差低至1V 线荷载调节：0.2% Max. 负载调节：0.4% Max。可选SOT-223,TO-252和SO-8封装。 AMS1117 应用 高效线性稳压器后置稳压器，用于交换式电源

45、5V至3.3V线性稳器 。2.4 LM358双运算放大器图2-3 LM358运算放大LM358 内部包括有两个独立的、高增益、内部频率补偿的双运算放大器，适合于电源电压范围很宽的单电源使用，也适用于双电源工作模式，在推荐的工作条件下，电源电流与电源电压无关。它的使用范围包括传感放大器、直流增益模块和其他所有可用单电源供电的使用运算放大器的场合。2.5 电路设计模块构成（1）DDS信号产生电路模块：包括相位累加器，波形数据存储器和高速DAC;（2）FPGA控制电路模块：包括命令接收与处理，产生各种控制信号；（3）模拟通道输出信号调理模块：实现信号放大，幅度调节和滞留偏置调节等功能。2.6 DDS

46、的实现方案DDS 系统主要由FPGA 核心电路、D/A 转换电路、低通滤波电路、键盘电路和显示电路组成。系统具体实现框图如图4-1 所示。图2-3 DDS的FPGA实现框图系统分别以Altera Cyclone II 系列FPGA EP1C3T144 和VerilogHDL语言为硬件及软件平台，在此基础上构建DDS 核以及相关模块。FPGA 核心电路产生的阶梯数字信号通过D/A 转换电路转换为对应的模拟信号。综合考虑，采用DAC0832为D/A 转换芯片。该芯片为8 位串行输入D/A 转换器，选择其参考电压为5V，输出电压控制位选择为1 倍输出。由于转换后的数字信号是阶梯形的模拟信号，在D/A 转化后利用低通滤波对信号进行平滑处理。（1） 参考时钟频率的选取：时钟频率决定输出波形样点的速率，最高采样速率越高，产生输出信号的频带越宽。将数字信号还原为模拟信号，根据采样定理。理论上采样频率只要大于采样信号带宽的两倍即可。但考虑实际信号不可能是理想的，一次要进行多点采样。（2） 相位累加器N