基于DDS的数字锁相环设计.doc

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1、基于DDS的数字锁相环设计基于DDS的数字锁相环设计刘绍华,李常春21.重庆金美通信有限责任公司,重庆4000302.重庆通信学院,重庆4000350引言在现代数字通信中,数据传输中的一个关键问题就是同步问题,而同步系统中的核心技术就是锁相环(PLL).锁相环具有较好的跟踪特性和滤波特性,能滤除噪声与杂散的干扰,但这种方法的频率稳定度与准确度不那么理想,由于单独采用锁相环路法其分辨率相对来说也较低,频率转换时间也较长.直接数字频率合成(DDS)则具有极高的分辨率,极快的频率转换速度,不过它的缺点是输出频率不高且杂散偏大.把DDS与PLL组合在一起,则既能利用DDS极高的频率分辨率来改进频率步进

2、间隔,又能利用PLL实现倍频输出高频率信号.采用DDS+PLL组合方案可以取长补短,而且频率源电路结构简单,能够方便地获得高频率分辨率,低相位噪声,快速频率转换时间和较宽频率范围的信号.可以这么说,DDS+PLL方案是一种非常合理的频率合成方案.1基于DDS数字锁相环设计的原理基于DDS数字锁相环主要包括鉴相器,数字环路滤波器和DDS三大部分.其原理如图1所示.鉴相器把本地估算信号和输入信号的相位进行比较,产生对应于两信号相位差大小的相位误差序列,相位误差序列经过环路滤波器的过滤得到相位校正序列,相位校正序列调整DDS的相位控制字来调节DDS输出信号的相位,以达到实现本地估算信号和输人信号相位

3、同步锁定的目的.收稿日期:20091016正序列图1基于DDS数字锁相环的原理框图DDS的输出频率由频率字决定,其输出频率为lout=(fclk*fword)/2,其中为相位累加器的位宽(决定DDS的频率分辨率),fword为频率控制字J.DDS作为锁相环中的DCO使用,提供小步进的可变分频比,以使环路输出端获得相对高的频率分辨率,且fword越大,分辨率越高.其频率转换时间由PLL决定,在fword值较大时可选取较大值,以获得较短的频率转换时间.2基于DDS数字锁相环的实现本文是在34.368M的参考时钟的基础上锁出一34.560M的时钟,系统时钟()为171.84M的时钟,本设计采用一阶锁

4、相环来实现.具体实现过程如图2所示.图2基于DDS数字锁相环的实现框图在门鉴相器中,异或门鉴相器相比与或门鉴相一93器输出纹波较小,所以鉴相器采用异或门来实现,鉴相输出与相差成正比.当环路锁定时,参与鉴相的参考时钟和再生时钟的相位差为”tr/2,鉴相器输出为一占空比50%的方波.通过分频器将34.368M的参考时钟进行358分频得到占空比50%的96K参考鉴相钟(pdref),再将再生的34.560M的时钟进行360分频得到占空比50%的96K再生鉴相钟(pdnew),将两者送异或门鉴相器进行鉴相.一阶锁相环鉴相输出,压控增益和环路增益K的关系满足:K=Ua.一阶锁相环的同步带,捕获带相等,在

5、数值上等于环路增益.那么,一阶环的可调参数就只有环路增益一个,环路的各项性能都由它决定.要求锁定范围达到4-50ppm,那么根据系统时钟和锁相输出频率.可以确定对应的频率字:freword_Ko(理想)=50ppm2%组(相位累加器的位宽为32).考虑到工程实际情况,对上述频率字进行修正:frewordK(实际)=250ppm2.DDS中的相位累加器位宽采用32位,每来一个系统时钟,加法器将频率控制字与寄存器输出的累加相位数据相加,再把相加后的结果送至寄存器的数据输入端.同时,相位累加器的输出数据作为波形存储器的取样地址,以得到波形的相位一幅值转换J.DDS中的波形存储器采用查找表实现,只存储

6、了波形量化值对应的是正弦波一象限的1024个采样点的值,相当于把0.90.的正弦信号离散成1024个样值的序列,其他3个象限的值可由第一象限的值得到.鉴相器,相位累加器以及波形存储器都是在FPGA内通过VHDL(硬件描述语言)编程实现的.D/A转换器的作用是滤除生成的阶梯形正弦波中的高频成分,将其变成光滑的正弦波,D/A转换器的分辨率越高,输出波形的精度越高.D/A转换器采用高速D/A转换器AD9744来实现,其供电电压为3.3V,输入数据为14bit,输入时钟可高达210M.在输出频率为5M时,无杂散动态范围(spuriousfreedy-namicrange,SFDR)为83dB;10M时

7、,SFDR为80dB;20M时,SFI)R为73dB,均可以很好地满足要求.D/A转换器的输出端接入一截止频率为80M的低通滤波器.低通滤波器采用7阶低通Lc滤波器来实现,使信号波形纯洁,失真度大大减少,得到一个纯净的正弦信号.比较器采用AD8561,其作用是降低DDS输出的杂散,将正弦波变为方波送回FPGA参与鉴相.主程序如下:94DIGITALCOMMUNICATION/2010.4entitypllisPort(clkO:instd._l0c;采样速率fc=171.84Mpdref:instd_logic;参考鉴相时钟34.368M/358=96Kpdnew:instdlogic;DDS

8、再生鉴相时钟34.560M/360=96Knewclkda:outstd_logicvector(13downto0);DDS再生时钟波形量化值endpll;architecturertlofpllissignalpd:std_logic;鉴相结果componenttrical波形存储器Port(clk:instdlogic;系统时钟dain:instdlogicvector(11downto0);12位寻址地址sind:outstd_logicvector(15downto0);正弦波量化数据endcomponent;signalnewclksind:std_logicvector(15do

9、wnto0);正弦波量化数据signalnewclk_delta:stdlogic_vector(31downto0);相位控制字signalnewclktheta:stdlogicvector(31downto0);相位累加值再生时钟的频率控制字,用32bit表示constantfrewordnewclk:std_logicvector(31downtoO):=X”337C6CB1”:再生时钟的压控增益控制字(100ppm)constantfrewordk0一newclk:stdlogicvector(31downto0):X”0001516B”:beginprocess(clk0)begi

10、nifrising_edge(clk0)then鉴相器pd<=pdnewXOIepd_ref;根据鉴相结果调节DDS输出信号的相位ifpd=Othennewclk_delta<=frewordnewclkfreword_knnewclk;elsenewclkdelta<=frewordnewclk+frewordk0_newclk;endif;相位累加器newclk_theta<=newclktheta+newclk_deha;endif;endprocess;相位累加器输出高12位作为ROM的地址,取出正弦波量化值newclkda(13downto0)<:new

11、clksind(15downto2);tricaltck:tricalportmap(clk=>clk0,dain=>newclktheta(31downto20),sind=>newclksind);endrtl.3测试结果在锁定状态下,两路鉴相时钟的工作波形如图3所示.两者之间相位差稳定,保持为7r/2.AgilontTechnologiesrvr-JJUL13I_:21442009图3锁定状态鉴相时钟工作波形再生鉴相时钟相对于参考鉴相时钟的抖动如图4所示,图中阴影部分即为测试的再生时钟相对于参考时钟的抖动.图4再生时钟相对于参考时钟的抖动测试图在传统DPLL中,由于采用

12、了K计数器,计数器会频繁地产生进位或借位脉冲,从而导致了相位抖动,其抖动是与系统时钟同量级的.当要求抖动特别小时,只有不断提高系统时钟的频率,而系统时钟的频率必须受到FPGA芯片的限制,目前比较高端的FPGA芯片也只能支持400M左右的时钟,如果仅仅为了锁相功能选用很高端的器件,会造成资源的浪费和成本的增加,所以有时采用传统DPLL根本无法满足要求.而在基于DDS的数字锁相环中,D/A转换器可以滤除生成的阶梯形正弦波中的高频成分,可以大大降低再生时钟的相位抖动.本文中采用DDS实现的数字锁相环的再生时钟相对于参考时钟的抖动如图4所示,为760ps(相当于1.3GHz)左右,抖动非常小.另外,传

13、统DPLL的环路滤波器采用的K计数器是通过计数器来产生进位脉冲或是借位脉冲,DCO的系统时钟要求是再生时钟的2的整数次幂倍数.而DDS可以实现小数分频,所以对系统时钟没有DPLL那样的要求,一般来说大于再生时钟的4倍即可.同时,用FPGA实现DDS电路,还可以充分发挥FPGA在系统可编程的优点,通过软件灵活改变相关参数,增加相位累计器的位宽,实现更高的相位分辨率.4结束语本文主要介绍了一种基于DDS的数字时钟锁相环的设计方法.采用这种设计方式有如下优点:一是系统结构紧凑,性能稳定,一致性好,可移植性强,调试简单;二是设计灵活,在输入,输出频率等参数改变时,通过修改FPGA内程序就可以获得所需的

14、输出;三是也可以满足在同一个硬件平台上兼容不同工作模式的要求.该设计方法已经应用于几项工程中,性能稳定,满足系统设计要求,证明了该设计的正确性.参考文献:1许家耀.混合式频率合成DDS+PLL组合分析J.科技信息,2006,2(8):35-57.2DDS原理简介EB/OL.(2006-0619)2009.10-21.ab4dt2e255c5.htm.3张厥盛,郑继禹,万心平.锁相技术M.西安:西安电子科技大学出版社,1994:14-26.4单长虹,孟宪元.基于FPGA的全数字锁相环路的设计J.电子技术应用,2001,26(9):58-60.作者简介:刘绍华(1977一),女,四川广安人,硕士,工程师,主要研究方向为锁相技术和基带信号处理,Email:shaohua6965sina.COB.cn;李常春(1971一),男,重庆忠县人,硕士,讲师,主要研究方向为无线通信,Email:sunnyspringliya-一95