《数字电子技术实验》讲义课件.doc

《《数字电子技术实验》讲义课件.doc》由会员分享，可在线阅读，更多相关《《数字电子技术实验》讲义课件.doc（16页珍藏版）》请在三一办公上搜索。

1、实验一 门电路逻辑功能测试及简单设计一、实验目的1熟悉数字万用表、示波器和数字电路基础实验箱的使用；2掌握TTL和CMOS与门主要参数的测试方法；3了解门电路的电压传输特性的测试方法；4掌握74LS00与非门、74LS02或非门、74LS86异或门、74LS125三态门和CC4011门电路的逻辑功能；5掌握三态门的逻辑功能。6掌握利用门电路设计数字电路的方法。二、预习要求1了解TTL和CMOS与非门主要参数的定义和意义。2熟悉各测试电路，了解测试原理及测试方法。3熟悉74LS00、74LS02、74LS86、74LS125和CC4011的外引线排列。4画实验电路和实验数据表格。三、实验原理与参

2、考电路1、TTL与非门的主要参数TTL与非门具有较高的工作速度、较强的抗干扰能力、较大的输出幅度和负载能力等优点烟而得到了广泛的应用。（1）输出高电平：输出高电平是指与非门有一个以上输入端接地或接低电平时的输出电平值。空载时，必须大于标准高电平（），接有拉电流负载时，将下降。测试的电路如图1.1所示。（2）输出低电平： 输出低电平是指与非门的所有输入端都接高电平时的输出电平值。空载时，必须低于标准电平（），接有灌电流负载时，将上升。测试的电路如图1.2所示。图1.1 VOH的测试电路图1.2 VOL的测试电路图1.3 IIS的测试电路图1.4 IoL 的测试电路（3）输入短路电流：输入短路电流

3、是指被测输入端接地，其余输入端悬空时，由被测输入端流出的电流。前级输出低电平时，后级门的就是前级的灌电流负载。一般1.6mA。测试的电路见图1.3。图1.5 CMOS与非门测和电路（4）扇出系数N：扇出系数N是指能驱动同类门电路的数目，用以衡量带负载的能力。图1.4所示电路能测试输出为低电平时，最大允许负载电流，然后求得。一般N8的与非门才被认为是合格的。2、CMOS与非门的主要参数（1）输出高电平输出高电平是指在规定的电源电压下（例如12V）下，输出端开路时的输出高电平。通常VOHVDD。（2）输出低电平输出低电平是指在规定的电源电压下（例如12V）下，输出端开路时的输出低电平。通常VO0V

4、。和的测试电路如图1.5所示。输入端全部接高电平时测；将其中任一输入端接地，其余输入端接高电平时测。本实验选用的TTL与非门为74LS00，选用的CMOS与非门为CC4011。它们的外引线排列如图1.6 和图1.7所示。图1.6 74LS00外引线排列图1.7 CC4011外引线排列 3、三态门逻辑门的输出有高、低电平、高阻三种状态的门电路。（1）三态门种类 按逻辑功能分：三态与非门、三态缓冲门、三态非门、三态与门。按控制模式分：低电平有效的三态门和高电平有效的三态门。（2）三态门逻辑符号图1.8 74LS125外引线排列本实验选用的74LS125，外引线排列如图1.8所示。四、实验内容1用数

5、字万用表分别测量TTL与非门74LS00在带负载和开路两种情况下的输出高电平和输出低电平。测试电路如图1.1及图1.2所示。2测试TTL与非门的输入短路电流，测试电路如图1.3所示。3测试与非门为低电平时，允许灌入的最大负载电流，然后利用公式求出该与非门的扇出系数N。测试电路见图1.4，用万用表直流电压挡测量，若，则产品合格。然后再用万用表电流挡测出，通过公式计算出扇出系数。5按TTL与非门的真值表逐项验证其逻辑功能。6验证74LS02或非门和74LS86四异或门的逻辑功能（表格自列）。7验证74LS125的逻辑功能。8用数字万用表分别测量CMOS与非门CC4011在开路情况下的输出高电平和输

6、出低电平。测试电路如图1.5所示。验证CC4011的逻辑功能（表格自列）。9用与非门设计三人表决器，用与非门和异或门设计一位全加器电路。五、预习报告和实验报告要求1实验目的；2实验仪器与元器件；3画出74LS00、74LS02、74LS86、74LS125和CC4011的外引线排列图（实验中所用到集成块外引线排列图）；4列出实验步骤及内容，并画出实验电路和实验数据表格，设计内容要求写出设计过程如真值表、化简、电路等。以上内容在实验前完成。5测试结果分析及思考题；6体会（总结）。六、思考题1分析与非门高低电平分别在空载和负载时的电平值有什么特点。2根据测试结果分析所测试的74LS00是否合格。3

7、如何将与非门作为非门使用？4TTL或非门（或门）不用的输入端应如何处理？5TTL与非门和CMOS与非门有何异同点？6、分析74LS125是什么三态门，控制端是什么电平有效。七、实验注意事项TTL和CMOS与非门在使用时有很多不同之处。必须严格遵循：1TTL与非门对电源电压的稳定性要求较严，只允许在5V上有10%的波动。电源电压超过5.5V，易使器件损坏；低于4.5V又易导致器件的逻辑功能不能正常。2TTL与非门不用的输入端不能接低电平。3TTL与非门的输出端不能直接接+5V或地，也不能与其它输出端并联。4CMOS门的电源电压为318V，5CMOS与非门不用的输入端不能悬空，应按逻辑功能接高电平

8、VDD或低电平VSS。6CMOS与非门的输出端不允许直接接VDD或VSS。实验四 编码、译码、显示电路实验一、目的要求通过本实验教学，要求学生掌握编码器原理及基本电路，掌握七段译码器的逻辑功能和使用，掌握七段显示器的使用方法，进一步学习组合电路的应用。掌握示波器、函数信号发生器、频率计、稳压电源、万用电表常用电子仪器设备的使用。使学生获得编码、译码、显示电路的应用能力。二、预习要求1预习74LS148、74LS48译码器和共阴极七段显示器的工作原理及使用方法。 2熟悉74LS00、74LS148、74LS04、74LS48、七段显示器的外引线排列。3画实验电路和实验数据表格。 三、实验原理编码

9、、译码、显示原理电路图4.1所示。该电路由8线-3线优先编码器74LS148、4线-七线译码器/驱动器74LS48、反相器74LS04和共阴极七段显示器等组成。显示器：显示器采用七段发光二极管显示器，它可直接显示出译码输出的十进制数。七段发光显示器有共阳接法和共阴接法两种如图4.2。共阳接法就是把发光二极管的阳极都连在一起接到高电平上，与其配套的译码器为74LS46，74LS47；共阴极接法则相反，它是把发光二极管的阴极都连在一起接地，与其配套的译码器为74LS48，74LS49。 4.2数码管引脚图四、 实验内容1. 分析图4.1的逻辑功能，现修改图4.1，使无开关拨下时，不显示任何数据，并

10、记录数据。2输入开关改为10个，需要两片74LS148构成164编码器，但显示仍只需1个，设计电路图，在无开关拨下时，不显示任何数据，通过实验验证。五、预习和实验报告要求1实验目的；2实验仪器与元器件；3画出74LS00、74LS148、74LS04、74LS48、七段显示器的外引线排列；4列出实验步骤及内容，并画出实验电路和实验数据表格。以上内容在实验前完成。5测试结果分析及思考题；6体会（总结）。实验五 时序逻辑电路的设计一、实验目的1掌握基本RS、JK、D和T触发器的逻辑功能；2掌握集成触发器逻辑功能的测试方法；3掌握用基本门电路设计RS解触发器的设计方法； 4掌握用中小规模集成电路设计

11、计数器方法。二、预习要求1复习触发器的基本类型及其逻辑功能；2复习74LS00、74LS74、74LS161、74LS290、CC4511和数码显示集成电路的外引脚功能。三、实验原理1、触发器触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即0和1，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。1.1 基本RS触发器图4.1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”3种功能。通常称为置“1”端，因为时触发器被置“1”； 为置“0”端，

12、因为时触发器被置“0”，当时状态保持；时，触发器状态不定，应避免此种情况发生，表5.1为基本RS触发器的功能表。图5.1 基本RS触发器电路表5.1 基本RS触发器逻辑功能表1.2 JK触发器在输入信号为双端的情况下，JK触发器是功能齐全、用途广泛和通用性较强的一种触发器。本实验选用74LS112，74LS112 内含两个相同的JK触发器，下降沿触发，有预置和清除端（即直接置位、复位端）。其电路符号和引脚排列如图5.2所示。图中J、K为控制信号端；CP为时钟信号端，下降沿有效；是直接置位端、是直接复位端，都是低电平有效。特性见表5.2图5.2 集成JK触发器74LS112(a) 外引脚图 (b

13、) 逻辑符号 表5.2 74LS112功能表1.3 D触发器D触发器的状态方程为：Qn+1=D。其状态的更新发生在CP脉冲的边沿，74LS74（CC4013）、74LS175（CC4042）等均为上升沿触发，故又称之为上升沿触发器的边沿触发器，触发器的状态只取决于时针到来前D端的状态。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等，图5.3为74LS74外引线排列，图5.4 为D触发器逻辑符号。图5.4 D触发器逻辑符号图5.3 74LS74外引线排列2、计数器计数器是一种重要的时序逻辑电路，它不仅可以计数，而且可用作定时控制及进行数字运算等。按计数进位规律分类: 加法、

14、减法和可逆计数器；按计数进制可分为: 二进制和任意进制计数器，任意进制计数器中常用的是十进制计数器。根据计数脉冲引入的方式分为: 同步和异步计数器。在同步计数器中，所有触发器都以输入计数脉冲为时钟脉冲，应翻转的触发器同时翻转。在异步计数器中，有的触发器以计数脉冲作为时钟脉冲，有的则以其它触发器的输出作为时钟脉冲，故而状态更新有先有后，称为异步。计数器常从零开始计数，所以应具有“置零（清除）”功能。此外计数器还有“预置数”的功能，通过预置数据于计数器中，可以使计数器从任意值开始计数。2.1 用D触发器构成异步二进制加法计数器和减法计数器 图5.5是利用四只触发器构成的四位二进制异步加法计数器，它

15、的连接特点是将每只D触发器接成T触发器形式，再由低位触发器的Q端和高一位的CP端相连接，即构成异步计数方式。（74LS74）图5.5 4位二进制异步加法计数器若把上图稍加改动，即将低位触发器的Q端和高一位的CP端相连接，即构成了减法计数器。2.2 集成计数器常用集成计数器均有典型产品，不必自己设计，只需合理选用即可。下面介绍几种常用的集成计数器。（1）CC401614位二进制同步计数器表5.1 CC40161功能表图5.6 CC40161外引线排列图图5.6和表5.1分别示出CC40161外引线排列图和功能表。CC40161是CMOS集成同步二进制计数器，它的主要功能为：异步清除：当0时，无论

16、有无CP，计数器立即清零，Q3Q0均为0，称为异步清除。同步预置：当0时，在时钟脉冲上升沿的作用下，Q3D3，Q2D2，Q1D1，Q0D0。计数：当使能端ETPETT1时，计数器计数。锁存：当使能端ETP0或ETT0时，计数器禁止计数，为锁存状态。本实验选用CC40161同步二进制计数器，采用反馈方式构成十进制计数器。图5.7 利用清零端的反馈式计数器图5.8 利用置数端的反馈式计数器反馈式十进制器一般有两种形式。其一，利用清除端构成。即：当Q3Q2Q1Q01010（十进制数10）时，通过反馈计数器清零。如图5.7所示。该电路由于1010状态只是瞬间，它会引起译码电路的误动作，因此很少被采用。

17、其二，利用预置端构成。把计数器输入端D0D1D2D3全部接地。当计数器计到1001（十进制数9）时，利用Q3Q0反馈线使预置端0则当第十个CP到来时，计数(a) 串行进位式2位十进制计数器(b) 并行进位式2位十进制计数器图5.8器输出端等于输入端电平，即：Q0Q1Q2Q30。这样，可以克服利用清除端构成计数器的缺点。利用预置端构成的计数器电路如图5.8所示。以上介绍的是一片计数器工作的情况。在实际应用中，往往需要多片计数器构成多位计数状态。所以我们介绍一下计数器的级联方法。级联可分串行进位和并行进位两种。串行进位的级联电路如图5.8（a）所示。其缺点是速度较慢。并行进位（也称超前进位）如图5

18、.8（b）所示。后者比前者的速度大大提高。（2）74LS290计数器 74LS290是二五十进制计数器， 如图5.9所示。该计数器由四只下降沿触发的JK触发器构成双时钟结构。具有计数清“0”及置“9”等功能， 如果R 0 (1) 和R 0 (2) 都为1时，输出端 Q D Q C Q B Q A 变为0000，对应于十进制的0； 如果S 9 (1) 和S 9 (2) 都为1时， 输出端Q D Q C Q B Q A变为1001，即十进制的9。基本用途是可获得模N=2510三种计数功能。若引入适当反馈就可构成模10以内的任意进制计数器。 74LS290的管脚定义如图5.10所示。图5.974LS

19、290的逻辑图图5.1074LS290 管脚图电路的逻辑功能见表5.2输入输出ROAROBS9AS9BCP0CP1Q3 Q2 Q1 Q010XX0000X1XX100100CP 0二进制计数000 CP五进制计数00CP Q0十进制计数从逻辑符号以及功能表中可看出；CP0、CP1均为输入计数脉冲输入端，下降沿有效。S9A、S9B为直接置9（1001）端，ROA、ROB为直接清零端，他们均不受时钟脉冲的控制，为异步控制端。当ROA、ROB =1，S9A、S9B=0时，计数器清0。当S9A、S9B=1时，计数器置数为1001，即置“9”。当ROA、ROB = S9A、S9B = CP1 =0时，计

20、数脉冲在CP0端则构成1位二进制计数器。当ROA、ROB = S9A、S9B = CP0 =0时，计数脉冲在CP1端则构成五进制计数器。当ROA、ROB = S9A、S9B = 0时，把CP1与Q0连接，计数脉冲加在CP0端构成8421码十进制计数器。显然，74LS290可以实现二-五-十进制计数。通过适当连接，该电路可以扩充功能，组成任意进制计数器。四、实验内容1.利用与非门设计一个RS触发器，利用比较慢的时钟，验证表5.2的逻辑功能。表5.2 RS触发器的逻辑功能Q功能00000011110011112.用74LS74设计一个4位二进制异步加法计数器，要求有进位输出，列表验证功能；3.用7

21、4LS161的反馈清零法设计十二进制计数器，采用实验箱上的CD4511作为译码。时钟脉冲选择1Hz正方波。观察电路的计数、显示、译码过程，自拟表格；4. 用74LS290设计一个6进制的计数器，采用实验箱上的CD4511作为译码。时钟脉冲选择1Hz正方波。观察电路的计数、显示、译码过程，自拟表格；5. 以上各设计要求先用Multisim软件进行设计分析；6. 试用74LS161设计模N=99计数器，用Multisim软件仿真设计出电路图。五、预习和实验报告要求1实验目的；2实验仪器与元器件；3画出74LS04、74LS00、74LS112、74LS74的外引线排列；4列出实验步骤及内容，并画出

22、实验电路和实验数据表格。以上内容在实验前完成。5测试结果分析及思考题；6体会（总结）。实验七 移位寄存器应用一、实验目的1掌握中规模4位双向移位寄存器逻辑功能及使用方法。2能用移位寄存器的进行简单电路的设计。二、预习要求熟悉移位寄存器74LS194的外引脚排列图。三、实验原理与参考电路寄存器是计算机和其他数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。一个触发器能存储1位二进制代码，所以要存储n位二进制代码的寄存器就需要用n个触发器组成。 把若干个触发器串接起来，就可以构成一个移位寄存器。移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左

23、移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。本实验选用的是74LS194。它是4位双向移位寄存器，最高时钟频率为36MHz。它具有并行输入、并行输出，左移和右移的功能。这些功能均通过模式控制端M1、M0来确定，详见表7.1。在D0 D1 D2D3端送入4位二进制数，并使M1= M0 =1时，该4位二进制数同步并行输入到寄存器。当CP到来后，在CP上升沿的作用下，4位二进制数并行输出；若M10， M0 =1，则该4位二进制数被串行送入到右移数据输入端DSR，

24、在CP上升沿作用下，同步右移；若M11， M0 =0，数据同步左移；若M1= M0 =0，寄存器保持。表7.1 74LS194的控制模式图7.1 74LS194的外引线排列图表7.1 74LS194的控制模式表7.2 74LS194的功能表74LS194的外引线排列图如图7.1所示。其功能表如表7.2所示。四、实验内容利用74LS194设计一个8位LED彩灯控制电路。1参照表7.2，测试移位寄存器74LS194的逻辑功能。Q0Q3接LED显示，CP接手动单次脉冲或1Hz方波，M1、M0接逻辑开关。2应用2片74LS194连接成8位双向移位寄存器。3、彩灯控制电路，要求在每个时钟节拍期间8个LED逐个点亮逐个熄灭，并不断循环 。五、预习和实验报告要求1实验目的；2实验仪器与元器件；3画出74LS194、74LS04的外引线排列；4列出实验步骤及内容，并画出实验电路和实验数据表格。以上内容在实验前完成。5测试结果分析及思考题；6体会（总结）。