毕业设计（论文）基于FPGA的多路智力抢答器的设计.doc

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1、基于FPGA的多路智力抢答器的设计摘要 本文介绍了一种基于VHDL语言，采用FPGA芯片作为控制核心，设计的一款智力竞赛抢答器,且给出了各模块及具体电路图。并利Altera公司的开发平台MAX+PLUS工具完成了编译和仿真，经实际电路测试验证,达到了预期的设计要求。随着我国经济和文化事业的发展，在很多公开竞争场合要求有公正的竞争裁决，诸如证券、股票交易及各种智力竞赛等,因此出现了抢答器。抢答器一般是由很多电路组成的，线路复杂，可靠性不高，功能也比较简单，特别是当抢答路数很多时，实现起来就更为困难。因此我们设计了以FPGA器件的新型智能的抢答器，在保留了原始抢答器的基本功能的同时又增加一系列的实

2、用功能并简化其结构。FPGA的抢答器又称为第一信号鉴别器，其主要应用于各种知识竞赛、文艺活动等场合。 FPGA技术正处于高速发展时期，新型芯片的规模越来越大，成本也越来越低，低端的FPGA已逐步取代了传统的数字元件，高端的FPGA不断在争夺ASIC的市场份额。基于FPGA的开发成为一项系统级设计工程。随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC 来实现电子系统的前景将日趋光明。关键词:FPGA Max+plus 多路抢答器 VHDL目录第一章 设计的工具与平台51.1 EDA的技术1-351.1.1 EDA技术的起源51.1.2 什么叫EDA

3、技术451.1.4 EDA技术的主要内容61.1.5 EDA技术的应用形式71.2 FPGA简介5-771.2.1 FPGA设计背景71.2.2 FPGA基本结构和特点81.2.3 课题研究的意义91.3 VHDL语言的概述8-1291.3.1 VHDL的简介91.3.2 VHDL的优点101.3.3 VHDL语言的开发流程101.4 MAX+PLUS软件的简介111.4.1 Max+plus的概述13111.4.2 Max+plus的特点14111.4.3 Max+plus的功能简介12第二章 多路抢答器设计与分析152.1 系统设计基本要求152.2 系统设计方案152.3 系统的组成及工

4、作原理16第三章 系统整体的结构和各个组成的模块173.1 系统的结构173.2抢答鉴别模块173.3 计分电路模块183.4 计时电路模块183.5 译码电路模块193.6 抢答器顶层电路20第四章 系统仿真234.1 抢答器鉴别模块仿真234.2 抢答计分模块仿真234.3 抢答器计时模块仿真244.4 静态译码器电路模块仿真254.5 动态译码器电路模块仿真25第五章 结论27致谢29参考文献31附录A 程序代码33 引言近些年来抢答器作为在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器被广泛使用，通过抢答者的指示灯显示、数码显示和警示显示等手段指示出第一抢答者

5、。抢答器在生活中的应用是越来越多了，所以开发出更好，更有效率，性价比更高的抢答器越来越有必要。随着我国经济和文化事业的发展，在很多公开竞争场合要求有公正的竞争裁决，诸如证券、股票交易及各种智力竞赛等,因此出现了抢答器。抢答器一般是由很多电路组成的，线路复杂，可靠性不高，功能也比较简单，特别是当抢答路数很多时，实现起来就更为困难。因此我们设计了以FPGA器件的新型智能的抢答器，在保留了原始抢答器的基本功能的同时又增加一系列的实用功能并简化其结构。本设计就以FPGA作为工具对抢答器的各种操作进行控制，还有VHDL语言的编写。我打算先写出流程图，然后编写VHDL语言。最后是进行调试，看看此程序是否可

6、行。第一章 设计的工具与平台1.1 EDA的技术1-31.1.1 EDA技术的起源EDA技术伴随着计算机、集成电路、电子系统设计的发展，经历了计算机辅助设计(Computer Assist Design，简称CAD)、计算机辅助工程设计(Computer Assist Engineering Design，简称CAE)和电子设计自动化(Electronic Design Automation，简称EDA)三个发展阶段:1、 20世纪70年代的计算机辅助设计CAD阶段。2、 20世纪80年代的计算机辅助工程设计CAE阶段3、 20世纪90年代电子系统设计自动化EDA阶段未来的EDA技术将向广度和

7、深度两个方向发展，EDA将会超越电子设计的范畴进入其他领域，随着基于EDA的SOC(单片系统)设计技术的发展，软硬核功能库的建立，以及基于VHDL所谓自顶向下设计理念的确立，未来的电子系统的设计与规划将不再是电子工程师们的专利。有专家认为，21世纪将是EDA技术快速发展的时期，并且EDA技术将是对21世纪产生重大影响的十大技术之一。1.1.2 什么叫EDA技术4EDA是一门迅速发展的新技术，涉及面广，内容丰富，理解各异，目前尚无统一的看法。：EDA技术有狭义的EDA技术和广义的EDA技术之分。狭义的EDA技术，就是指以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，

8、以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。广义的EDA技术，除了狭义的EDA技术外，还包括计算机辅助分析CAA技术(如PSPICE，EWB，MATLAB等)，印刷电路板计算机辅助设计PCB-CAD技术(如PROTEL，ORCAD等)。在广义的EDA技术中，CAA技术和PCB-CAD技术不具备逻辑综合

9、和逻辑适配的功能，因此它并不能称为真正意义上的EDA技术。所以将广义的EDA技术称为现代电子设计技术更为合适。1.1.3 EDA技术的特点利用EDA技术(特指IES/ASIC自动设计技术)进行电子系统的设计，具有以下几个特点：1、用软件的方式设计硬件；2、用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；3、设计过程中可用有关软件进行各种仿真；4、系统可现场编程，在线升级；5、整个系统可集成在一个芯片上，体积小、功耗低、可靠性高；6、.从以前的“组合设计”转向真正的“自由设计”；7、设计的移植性好，效率高；8、.非常适合分工设计，团体协作。因此，EDA技术是现代电子设计的发展趋

10、势;1.1.4 EDA技术的主要内容EDA技术涉及面广，内容丰富，从教学和实用的角度看应掌握如下四个方面的内容：1、大规模可编程逻辑器件；2、硬件描述语言；3、软件开发工具；4、实验开发系统;其中，大规模可编程逻辑器件是利用EDA技术进行电子系统设计的载体，硬件描述语言是利用EDA技术进行电子系统设计的主要表达手段，软件开发工具是利用EDA技术进行电子系统设计的智能化的自动化设计工具，实验开发系统则是利用EDA技术进行电子系统设计的下载工具及硬件验证工具。1.1.5 EDA技术的应用形式随着EDA技术的深入发展和EDA技术软硬件性能价格比的不断提高， EDA技术的应用将向广度和深度两个方面发展

11、。根据利用EDA技术所开发的产品的最终主要硬件构成来分，作者认为，EDA技术的应用发展将表现为如下几种形式:1、CPLD/FPGA系统：使用EDA技术开发CPLD/FPGA，使自行开发的CPLD/FPGA作为电子系统、控制系统、信息处理系统的主体。2、“CPLD/FPGA+MCU”系统：使用EDA技术与单片机相接结合，使自行开发的CPLD/FPGA+MCU作为电子系统、控制系统、信息处理系统的主体。3、CPLD/FPGA+专用DSP处理器”系统：将EDA技术与DSP专用处理器配合使用，使自行开发的“CPLD/FPGA+专用DSP处理器”，构成一个数字信号处理系统的整体。4、于FPGA实现的现代

12、DSP系统：基于SOPC（a System on a Programmable Chip）技术、EDA技术与FPGA技术实现方式的现DSP系统。5、基于FPGA实现的SOC片上系统：使用超大规模的FPGA实现的，内含1个或数个嵌入式CPU或DSP,能够实现复杂系统功能的单一芯片系统。6、基于FPGA实现的嵌入式系统：使用CPLD/FPGA实现的，内含嵌入式处理器，能满足对象系统要求实现特定功能的，能够嵌入到宿主系统的专用计算机应用系统。1.2 FPGA简介5-71.2.1 FPGA设计背景FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在

13、可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)、可编程逻辑器件PLD(Programmable Logic Device)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC（Application Specific Integrated Circuit）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现。1.2.2 FPGA基本结构和特点FPGA具有掩膜可

14、编程门阵列的通用结构，它由逻辑功能块排成阵列组成，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。FPGA一般由三种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这三种可编程电路是：可编程逻辑块(Configurable Logic Block，CLB)、输入/输出模块(I/O Block，IOB)和互连资源(Interconnect Resource，IR)。FPGA的功能由逻辑结构的配置数据决定。工作时，这些配置数据存放在片内的SRAM或熔丝图上。基于SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据，配置数据可以存储在片外的EPROM或其他存储体上。用户可以控

15、制加载过程，在现场修改器件的逻辑功能，即所谓的现场编程。FPGA具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它ASIC相比，它又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA，FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Config

16、urable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：一是采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。二是FPGA可做其它全定制或半定制ASIC电路的中试样片。三是FPGA内部有丰富的触发器和IO引脚。四是FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。五是FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可兼容性的最佳选择之一。目前FPGA的品种很多，有XI

17、LINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA

18、的使用非常灵活。FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。1.2.3 课题研究的意义随着我国经济和文化事业的发展，在很多公开竞争场合要求有公正的竞争裁决，诸如证券、股票交易及各种智力竞赛等,因此出现了抢答器。抢答器一般是由很多电路组成的，线路复杂，可靠性不高，功能也比较简单，特别是当抢答路数很多时，实现起来就更为困难。因此我们设计了以FPGA器件的新型智能的抢答器，在保留了原始抢答器的基本功能的同时又增加一系列的实用

19、功能并简化其结构。 基于FPGA的抢答器又称为第一信号鉴别器，其主要应用于各种知识竞赛、文艺活动等场合。 FPGA技术正处于高速发展时期，新型芯片的规模越来越大，成本也越来越低，低端的FPGA已逐步取代了传统的数字元件，高端的FPGA不断在争夺ASIC的市场份额。先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC 来实现电子系统的前景将日趋光明。1.3 VHDL语言的概述8-121.3.1 VHDL的简介VH

20、DL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language。，诞生于1982年。1987年底，VHDL被IEEE和国美国国防部却认为标准硬件描述语言。自IEEE公布了VHDL的标准版本(IEEE 1076)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件，是语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了型板本的VHDL，即IEEE 10

21、76-1993版本。硬件描述语言是EDA技术的重要组成部分,VHDL是电子设计的主流硬件描述语言。现在，VHDL作为IEEE的工业标准化硬件描述语言，又得到众多EDA概述的支持，在电子工程领域，已成为事实上的通用硬件描述语言。1.3.2 VHDL的优点VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对

22、一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。1、与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。2、VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。3、VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。

23、符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。4、对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。5、VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。1.3.3 VHDL语言的开发流程1、语句结构描述中方括号“ ”内的内容为可选内容。2、VHDL的编译器和综合器对程序文字的大小写是不加区分的3、程序中的注释使用双“-” 。在VHDL程序的任何一行中，双横线“-” 后的文字都不参加编译的综合。4、为了便于程序的阅读和调

24、试，书写和输入程序时，使用层次需哦进格式，同一层次的对齐，低层次的比高层次的缩进两个字符。5、为了使用一个VHDL源程序文件能适应各EDA开发软件上的使用要求，建议各个源程序文件的命名均与实体名一致。1.4 MAX+PLUS软件的简介1.4.1 Max+plus的概述13Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便

25、地进行设计输入、快速处理和器件编程。1.4.2 Max+plus的特点141、开放的界面 Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。2、与结构无关 Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。3、完全集成化 Max+plus的设计输入、处理与较验功能全部集成在统一的开发

26、环境下，这样可以加快动态调试、缩短开发周期。4、丰富的设计库 Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。5、模块化工具 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。6、硬件描述语言（HDL） Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。7、Opencore特征 Max+plus软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。1.4.3

27、 Max+plus的功能简介1、原理图输入（Graphic Editor）MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。2、硬件描述语言输入（Text Editor）MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据3、波形编辑器(aveform Editor)在进行逻辑电路的行为仿真时，需要在所设

28、计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。使用时只要将欲输入波形的时间段用鼠标涂黑，然后选择工具条中的按钮，例如，如果要某一时间段为高电平，只需选择按钮“1”。还可以使用输入的波形(*.WDF文件)经过编译生成逻辑功能块，相当于已知一个芯片的输入输出波形，但不知是何种芯片，使用该软件功能可以解决这个问题，设计出一个输入和输出波形相同CPLD电路。4、管脚（底层）编辑窗口(Floorplan Editor)该窗口用于将已设计好逻辑电路的输入输出节点赋予实际芯片的引脚,通过鼠标的拖拉，方便的定义管脚的

29、功能。5、自动错误定位在编译源文件的过程中，若源文件有错误，Max+Plus2软件可以自动指出错误类型和错误所在的位置。6、逻辑综合与适配该软件在编译过程中，通过逻辑综合 (Logic Synthesizer)和适配(Fitter) 模块,可以把最简单的逻辑表达式自动的吻合在合适的器件中。7、设计规则检查选取CompileProcessingDesign Doctor菜单，将调出规则检查医生，该医生可以按照三种规则中的一个规则检查各个设计文件，以保证设计的可靠性。一旦选择该菜单，在编译窗口将显示出医生，用鼠标点击医生，该医生可以告诉你程序文件的健康情况。8、仿真当设计文件被编译好,并在波形编辑

30、器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。第二章 多路抢答器设计与分析2.1 系统设计基本要求在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等多种功能。本设计的具体要求是：运用VHDL语言利用FPGA芯片设计4路抢答器，可同时进行4路抢答，有总控制键，当允许开始答题时4路抢答按键有效，否则每个抢答按键被锁定，最先抢到答题者该路有喇叭发声和LED闪烁，需在20秒倒计时内完成答题，答题结束或未按时间答完题，总开关均复位；有答题时，其余各路

31、抢答按键信号无效。2.2 系统设计方案本系统是一个4组参加的智力竞赛抢答器，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参加者按抢答开关，则该组指示灯亮并用七段数码管显示电路显示抢答者的组别，同时扬声器发出“嘟嘟”的双音音响，且持续23秒。此时，电路应具备自锁功能，使其他组的抢答的开关不起作用了。系统还有计分器和犯规电路。每组开始时设置成100分，抢答后由支持人计分，答对一次加十分，答错的话减10分。对提前抢答的和超时抢答的鸣喇叭警告，并由组别显示电路显示犯规的组别。根据系统的要求，系统可以分为3个主要的模块：抢答鉴别模块，抢答

32、计分模块，抢答计时模块。且还需要第四个模块，也就是对于要显示的信息，增加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示

33、控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。2.3 系统的组成及工作原理系统的输入信号有：各组的抢答按钮A,B,C,D,系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮ADD，计时预置控制端LDN，计时使能端EN，计时预置数据

34、调整按钮TA,TB。系统的输出信号有：4个组抢答成功与否的指示灯控制信号输出口LED-A,LED-B,LED-C,LED-D,4个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。当主持人按下EN时，抢答器开始工作，A,B,C,D 4位抢答者谁最先抢答成功则此选手的台灯号（LED-A到LED-D）将点亮，别且支持人前的组别显示数码管将显示出抢答成功者的台号。接下来主持人提问，回答正确的话，主持人按加分按钮ADD,抢答计时模块将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2-AJF0-A,JF2-BJF0-B,JF2-CJF0-C

35、,JF2-DJF0-D上。在此过程中主持人可采用计时手段，打开计时器使计时器预置控制端LDN有效，输入限制时间，使计时使能端EN有效，开始计时。完成第一轮的抢答，主持人清零，接着重新开始。第三章 系统整体的结构和各个组成的模块3.1 系统的结构抢答器的原理框图如图3.1所示，其核心采用FPGA芯片作为控制系统，秒脉冲信号作为系统时钟信号，主要用于系统计时，主持人复位按钮、选手抢答按钮以及各组选手加、减分控制器均由键盘输入，通过LED显示电路显示抢答组别代码和每组选手得分情况，并用扬声器响声来确定抢答成功和抢答犯规。图3.1 多路抢答器原理框图3.2抢答鉴别模块此模块为抢答鉴别模块：图3.2 抢

36、答鉴别模块此模块的作用为当主持人按下开始按钮，即CLR为复位后，为低电平时有效，抢答开始，A,B,C,D为选手开始抢答，高电平有效，最后鉴别出谁是最先抢答的，是有效的抢答。这就是抢答鉴别模块的作用。3.3 计分电路模块计分模块是有加分系统，计分系统和复位系统组成的，ADD为加分按钮，运行模块是首先设定周期脉冲，定时加1，由抢答鉴别模块输出的STATES给CHOS决定了哪组的计分。A，B，C，D4组计分值分别由AA2.0，BB2.0，CC2.0，DD2.0表示。图3.3 计分电路模块3.4 计时电路模块计时电路模块中，CLK为计时脉冲信号，计时预置控制端LDN与计时使能端EN为高电平时起作用，计

37、时预置数据调整TA，TB皆为赋予的随意的脉冲。计时模块在抢答器中的作用就是计算时间，超时抢答则为无效。图3.4 计时电路模块3.5 译码电路模块3.5.1、静态译码模块：静态译码模块的作用即时是显示抢答的组别和将每个组别的分数的显示在显示器上。图3.5 译码电路模块3.5.2动态译码模块此显示的实现方法是一次点亮各个LED数码管，循环进行显示。即一个数码管显示之后另一个数码管马上显示，利用人眼的视觉暂留特性，可以分到多个数码管同时显示的效果。采用扫描的方式实现LED数码管大动态显示，控制好数码管之间的演示时相当重要的。根据人眼视觉暂留原理，LED数码管每秒的导通16次以上，人眼就无法分辨LED

38、数码管短暂的不亮，认为是一直点亮的。但是，延时也不是越小越好，因为LED数码管达到一定亮度需要一定时间。如果延时控制不好的话，就会出现闪动，或者是亮度不够。一般为延时为0.005s可以达到满意的效果。图3.6动态译码原理图另外，显示字符由变化的时，可以在延时到达后送一个低电平让LED数码管先短暂熄灭，在显示下一个字符，可以使得在视觉上的字符的变化更清晰。图3.7动态译码模块3.6 抢答器顶层电路抢答器顶层电路包含抢答鉴别模块，计时，计分模块模、动态译码模块和静态译码模块，模块中的原件分别选手的按钮，LED显示灯，还有组别显示器相连。这样就构成了最终的多路智能抢答器。图3.8抢答器顶层电路第四章

39、 系统仿真4.1 抢答器鉴别模块仿真如图4.1可以看出，当CLR为高电平的时候，抢答器是不起作用的；各个输出，A1,B1,C1,D1分别表示各个输入A,B,C,D4组选手抢答是否成功，高电平代表该组抢答成功；STATES为1,2,3,4时，分别代表A,B,C,D4组抢答成功。我们通过设置A,B,C,D的电平的高低来仿真，高电平表示抢答成功。下面我们先初始化抢答模块，开始抢答仿真。如图4.1所示：图4.1 抢答鉴别模块仿真4.2 抢答计分模块仿真当RST高电平时，各组计分值复位为0。ADD为加分按钮，设定周期脉冲，定时加1，由抢答鉴别模块输出的STATES给CHOS决定了哪组的计分。A，B，C，

40、D4组计分值分别由AA2.0，BB2.0，CC2.0，DD2.0表示。图4.2 抢答计分模块仿真4.3 抢答器计时模块仿真当CLR与抢答鉴别模块一致，CLK为计时脉冲信号，计时预置控制端LDN与计时使能端EN为高电平时起作用，计时预置数据调整TA，TB皆为赋予的随意的脉冲。图4.3 抢答器计时模块仿真4.4 静态译码器电路模块仿真在模块中输入AIN4，输出为DOUT7，皆为二进制数。图4.4 译码器电路模块仿真4.5 动态译码器电路模块仿真仿真波形如图4.5所示。当对时钟信号CLK每扫描了2的15次方时，shift从0001开始到1000移位；当shift为1时，输出din1，shift为2时

41、，输出din2，当shift为4时，输出din3，当shift为8时，输出din4。做这个程序仿真时，一定要处理好时钟结束时间和周期的关系，由于扫描时钟饿次数较大，所以仿真的时间由可能比较长。图4.5 动态译码仿真第五章 结论基于FPGA的多路智力抢答器主要有以下3部分组成：抢答鉴别模块，抢答计分模块，抢答计时模块。第四个模块，也就是对于要显示的信息，增加或外接动态译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。系统主要有以下几个功能：1、可以使四组选手同时进行抢

42、答，并锁存抢答成功的那一组。2、可以同时计算4组选手的得分的情况。3、可以计算答题超时的选手，并发出报警。4、可以通过LED显示器显示抢答成功的组别和各组的得分情况。没有解决的问题主要是没有抢答犯规的电路设计，主要问题是当主持人按下开始抢答的按钮后，就都可以开始抢答了，不必在乎主持人有没有发出口令，所以在接下来的研究和学习中就是要解决这个问题。致谢经过近5个月的毕业设计终于完成了毕业设计，感谢老师的悉心教诲与尊尊教导，在这几个月的毕业设计中我真的学到了很多，自己的自学能力也得到了提高，在以后的工作中，我相信有了这次的经验，以后遇到困难也会有勇气和信心去挑战和解决参考文献：1、林明权等编著.马维

43、旻改编. VHDL数字控制系统设计范例. 北京：电子工业出版社，20042、张亦华. 数字电路EDA入门:VHDL程序实例集.北京：北京邮电大学出版社，20033、杨跃FPGA应用开发实战技巧精粹.北京：人民邮电出版社，20094、张洪润, 张亚凡主编.FPGA/CPLD应用设计200例. 北京：北京邮电大学出版社，20035、(英) Peter Wilson著 杜生海译.FPGA设计实战. 北京：人民邮电出版社，20096、华清远见嵌入式培训中心编著.FPGA应用开发入门与典型实例.北京:人民邮电出版社,20087、杨晓慧, 杨旭编著. FPGA系统设计与实例.北京:人民邮电出版社,2010

44、8、黄任.VHDL入门解惑经典实例经验总结.北京：北京航空航天大学出版社，20059、周金富. VHDL与EDA技术入门速成.北京：人民邮电出版社，200910、(美) Douglas L. Perry著 杨承恩, 谭克俊, 颜德文译.VHDL编程实例.北京 :电子工业出版社 ,200911、孟庆海,张洲. VHDL基础及经典实例开发.西安：西安交通大学出版社，200812、付永庆. VHDL语言及其应用.北京：高等教育出版社，200513、胡振华编著. VHDL与FPGA设计.北京：中国铁道出版社，200314、杨刚，龙海燕 编著. 现代电子技术：VHDL与数字系统设计.北京：电子工业出版社，200417、(英) Peter Wilson著 杜生海译.FPGA设计实战. 北京：人民邮电出版社，200