VHDL主要描述语句课件.ppt

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1、第五章,VHDL主要描述语句,主要内容,概 述行为描述语句结构描述语句,5.1 概 述,VHDL中的描述语句了分为顺序语句(Sequential Statements)和并行语句(Concurrent Statements)两大基本系列。,5.2 行为描述语句,5.2.1 赋值语句 赋值语句有两种，即信号赋值语句和变量赋值语句。每一种赋值语句都有三个基本组成部分，即赋值目标、赋值符号和赋值源。信号赋值语句和变量赋值语句的语法格式如下:信号赋值目标=赋值源；变量赋值目标:=赋值源；,标识符、数组元素目标的赋值语句示例如下：SIGNAL s1,s2:STD_LOGIC;SIGNAL array 1

2、:STD_LOGIC_VECTOR(0 TO 3);PROCESS(s1)VARIABLE v1,v2:STD_LOGIC;BEGIN,V1:=0;V2:=1;S1=s1 AND s2;S2=s1 OR s2;array 1(0)=V1;array 1(1)=V2;array 1(2)=S1;array 1(3)=S2;END PROCESS;,5.2.2 并行信号赋值语句,1.一般信号赋值语句 信号赋值目标=延迟选项 表达式 延迟表达式；,例5.1 四位并行加法器的数据流描述。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGI

3、C_UNSIGNED.ALLENTITY ADD4 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CIN:IN STD_LOGIC;SUM:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END ADD4;,ARCHITECTURE ADD4_concurnt OF ADD4 IS-定义包含有进位的SUM信号SIGNAL SUMINT:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINSUMINT=(0,5.2.2

4、 并行信号赋值语句（续1）,2.条件信号赋值语句 赋值目标=表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE 表达式；,例5.2 3选1多路选择器的行为描述。,5.2.2 并行信号赋值语句（续2）,2.条件信号赋值语句,例5.2 3选1多路选择器的行为描述。,LIBRARY IEEE;USE IEEE.STD_LOGIC 1164.ALL;ENTITY mux31 ISPORT(a,b,c:IN STD_LOGIC;en1,en2:IN STD_LOGIC;z:OUT STD_LOGIC);END mux31;ARCHITECTURE behavioral OF mu

5、x31 ISBEGINZ=a WHEN en2=1 ELSE b WHEN en1=1 ELSE c;END behavioral;,5.2.2 并行信号赋值语句（续3）,3.选择信号赋值语句WITH 选择表达式 SELECT赋值目标信号=表达式 WHEN选择值,表达式 WHEN选择值,表达式 WHEN 选择值,表达式 WHEN 选择值；,例5.3 简易的指令译码器设计。,5.2.2 并行信号赋值语句（续4）,3.选择信号赋值语句,例5.3 简易的指令译码器设计。,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECODER ISPORT(A,

6、B,C:IN STD_LOGIC;data1,data2:IN STD_LOGIC;data_out:OUT STD_LOGIC);END DECODER;ARCHITECTURE behavioral OF DECODER ISSIGNAL instruction:STD_LOGIC_VECTOR(0 TO 2);BEGINInstruction=A,5.2.3 顺序控制语句,1.IF语句,第一种形式:if 条件 then-顺序语句；else-顺序语句；end if;,第二种形式:if 条件 then-顺序语句；end if;,第三种形式：if 条件 then-顺序语句；elsif 条件 t

7、hen-顺序语句；else-顺序语句；end if;,第四种形式：if 条件 then-顺序语句；elsif 条件 then-顺序语句；end if;,1.IF语句（续1）,例5.4 采用两种不同IF语句结构实现同一结构和功能的数据选择器。,Entity if_statement isPort(A,B,C,X:in bit_vector(3 downto 0);Z:out bit_vector(3 downto 0);end if_statement;Architecture example1 of if_statement isbeginprocess(A,B,C,X)beginZ 1000

8、)thenZ=C;end if;end process;end example1;,1.IF语句（续2）,例5.4 采用两种不同IF语句结构实现同一结构和功能的数据选择器。,Architecture example2 of if_statement isbeginPROCESS(A,B,C,X)begin if(X=1111)THENZ1000)thenZ=C;elseZ=a;end if;end process;end example2;,1.IF语句（续3）,例5.5 利用IF语句的多分支嵌套实现四选一多路选择器。,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.

9、ALL;ENTITY MUX_41 ISPORT(S1,S0,A,B,C,D:IN STD_LOGIC;Z:OUT STD_LOGIC);END MUX_41;ARCHITECTURE BEHAV_MUX41 OF MUX_41 ISBEGINP1:PROCESS(S1,S0,A,B,C,D)BEGIN IF S1=0 AND S0=0 THENZ=A;ELSIF S1=0 AND S0=1 THENZ=B;ELSIF S1=1 AND S0=0 THENZ=C;ELSEZ=D;END IF;END PROCESS P1;END BEHAV_MUX41;,1.IF语句（续4）,例5.6 利用I

10、F语句的多分支嵌套实现四选一多路选择器的错误示例。,P1:PROCESS(S1,S0,A,B,C,D)BEGIN IF S1=0 AND S0=0 THENZ=A;ELSIF S1=0 AND S0=1 THENZ=B;ELSIF S1=1 AND S0=0 THENZ=C;ELSIF S1=1 AND S0=1 THENZ=D;END IF;END PROCESS P1;,5.2.3 顺序控制语句,2.CASE 语句,case 表达式 iswhen 选择值_1=顺序语句；when 选择值_2|选择值_3=顺序语句；when 选择值_4 to选择值_N=顺序语句；when others=顺序语

11、句；end case;,选择值可以有四种不同的表达方式:单个普通数值，如选择值_1；并列数值，如选择值_2|选择值_3，表示取值为选择值_2或者选择值_3；数值选择范围，如选择值_4 to 选择值_N，表示取值可以是该范围中的任意一个；混合方式，以上三种方式的混合。,2.CASE 语句（续1）,例5.7 CASE 语句描述的8线-3线编码器。,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY encoder_83 ISPORT(s:IN STD_LOGIC_VECTOR(7 DOWNTO 0);z:OUT STD_LOGIC_VECTOR(2 DO

12、WNTO 0);END encoder_83;ARCHITECTURE behavioral OF encoder_83 ISBEGINPROCESS(s)BEGINCASE s ISWHEN 11111110=z z z z z z z z z=XXX;END CASE;END PROCESS;END behavioral;,2.CASE 语句（续2）,例5.8 整型数据类型的范围。,entity range_1 isport(A,B,C,X:in integer range 0 to 15;Z:out integer range 0 to 15);end range_1;architect

13、ure example of range_1 isbeginprocess(A,B,C,X)begincase X iswhen 0=Z Z Z Z=0;end case;end process;end example;,2.CASE 语句（续3）,例5.9 数组数据类型范围的错误用法。,entity range_2 isport(A,B,C,x:in bit_vector(3 downto 0);Z:out bit_vector(3 downto 0);END range_2;architecture example of range_2 isbeginprocess(A,B,C,x)beg

14、in case x iswhen 0000=Z Z Z Z=0;end case;end process;end example;,5.2.3 顺序控制语句,3.LOOP 语句,FOR LOOP的语句格式如下:LOOP 标号:for 循环变量 in 循环次数范围 loop顺序语句end loop LOOP 标号；,WHILE LOOP的语句格式如下:LOOP标号:while 循环控制条件 loop顺序语句end loop LOOP 标号；,3.LOOP 语句（续1）,例5.10 FOR LOOP语句使用示例。,entity for_loop isport(A:in integer range

15、0 to 3;Z:out bit_vector(3 downto 0);end for_loop;architecture example OF for_loop isbeginprocess(A)beginZ=0000;for i in 0 to 3 loopif(A=i)thenZ(i)=1;end if;end loop;end process;end example;,3.LOOP 语句（续2）,例5.11 利用LOOP语句将向量转化为整数输出。,entity conv_int isport(vect:in bit_vector(7 downto 0);result:out integ

16、er);end conv_int;architecture A of conv_int isbegin process(vect)variable tmp:integer;begintmp:=0;for i in 7 downto 0 loopif(vect(i)=1)thentmp:=tmp+2*i;end if;end loop;result=tmp;end process;end A;,architecture B of conv_int isbegin process(vect)variable tmp:integer;variable i:integer;begintmp:=0;i:

17、=vect highwhile(i=vect low)loopif(vect(i)=1)then tmp:=tmp+2*i;end if;i:=i-1;-修改循环变量end loop;result=tmp;end process;end B;,5.2.3 顺序控制语句,4.next语句和exIt语句,NEXT的语句四种形式:NEXT；NEXT LOOP标号；NEXT WHEN 条件表达式；NEXT LOOP标号 WHEN 条件表达式；,EXIT语句四种形式:EXIT；EXIT LOOP标号；EXIT WHEN 条件表达式；EXIT LOOP标号 WHEN 条件表达式；,5.2.4 NULL语句

18、,空语句不会执行任何操作，其语句格式为：NULL；,例5.12 NULL语句的应用示例。ENTITY EX_WAIT ISPORT(CNTL:IN INTEGER RANGE 0 TO 31;A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);Z:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END EX_WAIT;ARCHITECTURE arch_wait OF EX_WAIT ISBEGINP_WAIT:PROCESS(CNTL)BEGIN Z Z NULL;END CASE;END PROCESS P_WAIT;END arch_wait;,5.

19、2.5 WAIT语句,WAIT语句的语句格式有如下四种形式:WAIT UNTIL 条件表达式；WAIT FOR 时间表达式；WAIT ON 信号列表；WAIT；,例5.13 利用WAIT语句描述的D触发器模块。entity FF isport(D,CLK:in bit;Q:out bit);end FF;architecture BEH_1 of FF isbeginprocessbeginwait until CLK=1;Q=D;end process;end BEH_1;,5.2.6 进程语句,1.进程语句的格式进程标号:PROCESS(敏感信号参数列表)进程说明部分 BEGIN顺序描述语

20、句 END PROCESS 进程标号；2.进程设计要点同一结构体中的多个进程之间是并行运行的，但每一进程中的逻辑描述语句是顺序运行的。进程只能存在于结构体内。一个进程的执行是事件触发的，或者将可能的事件源列在敏感信号参数表中，或者直接使用WAIT语句来控制进程的执行。同一设计中的所有进程都是并行运行的，各进程彼此之间的通信是通过列于敏感信号参数表中的信号进行的。如果使用了标号，那末在进程结束语句中必须重复标号。,5.2.6 进程语句（续1）,3.进程语句设计实例,例5.14 进程中敏感信号参数表和IF语句的使用。Library IEEE;use IEEE.Std_Logic_1164.all;

21、entity comp_list isport(A,B,SEL:in std_logic;Z:out std_logic);end comp_list;architecture RTL of comp_list isbeginprocess(A,B,SEL)beginif SEL=1 thenZ=A;else Z=B;end if;end process;end RTL;,3.进程语句设计实例（续2）,例5.15 无复位十进制加法计数器的描述。,Library IEEE;use IEEE.Std_Logic_1164.all;entity counter is port(CLK:in std_

22、logic;Q:out integer range 0 to 15);end counter;,architecture A of counter issignal count:integer range 0 to 15;begin process(CLK)begin if CLKevent and CLK=1 then if(count=9)thencount=0;else count=count+1;end if;end if;end process;Q=count;end A;,3.进程语句设计实例（续3）,例5.16 带异步复位、置位端的D触发器描述。,Library IEEE;use

23、 IEEE.Std_Logic_1164.all;entity ASYNC_FF isport(D,CLK,SET,RST:in std_logic;Q:out std_logic);end ASYNC_FF;architecture A of ASYNC_FF isbeginprocess(CLK,RST,SET)beginif(RST=1)then Q=0;elsif SET=1 then Q=1;elsif(CLK event and CLK=1)then Q=D;end if;end process;end A;end counter;,3.进程语句设计实例（续4）,例5.17 移位寄

24、存器的描述。,-基本移位寄存器的描述library ieee;use ieee.std_logic_1164.all;entity basic_shift_register isgeneric(num_stages:natural:=16);port(clk:in std_logic;enable:in std_logic;sr_in:in std_logic;sr_out:out std_logic);end entity;,3.进程语句设计实例（续5）,例5.17 移位寄存器的描述。,architecture rtl of basic_shift_register is-为基本移位寄存器构

25、造一个数组类型type sr_length is array(num_stages-1)downto 0)of std_logic;-声明移位寄存器内部信号signal sr:sr_length;beginprocess(clk)begin if(clk event and clk=1)then if(enable=1)then-左移一位，且最高位数据丢失 sr(num_stages-1)downto 1)=sr(num_stages-2)downto 0);sr(0)=sr_in;-装载最低位的新数据 end if;end if;end process;-在最高位数据丢失前将其输出sr_ou

26、t=sr(num_stages-1);end rtl;,3.进程语句设计实例（续6）,例5.17 移位寄存器的描述。,类属说明语句的一般书写格式如下：generic（常数名：数据类型：设定值；常数名：数据类型：设定值）；,图5.8 例5.17的时序仿真图,3.进程语句设计实例（续7）,例5.18 二进制加法/减法计数器的描述。,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY binary_up_down_counter IS GENERIC(min_count:NATURAL:=0;max_cou

27、nt:NATURAL:=255);PORT(clk:IN STD_LOGIC;reset:IN STD_LOGIC;enable:IN STD_LOGIC;updown:IN STD_LOGIC;q:OUT INTEGER RANGE min_count TO max_count);END ENTITY;,3.进程语句设计实例（续8）,例5.18 二进制加法/减法计数器的描述。,ARCHITECTURE rtl OF binary_up_down_counter ISSIGNAL direction:INTEGER;-定义计数方向信号BEGINProc1:PROCESS(updown)BEGI

28、NIF(updown=1)THEN direction=1;ELSEdirection=-1;END IF;END PROCESS Proc1;Proc2:PROCESS(clk)VARIABLE cnt:INTEGER RANGE min_count TO max_count;BEGIN IF(clk event and clk=1)THENIF reset=1 THENcnt:=0;-计数器复位ELSIF enable=1 THEN cnt:=cnt+direction;-加法/减法计数END IF;END IF;q=cnt;-输出当前计数值END PROCESS Proc2;END rt

29、l;,3.进程语句设计实例（续9）,例5.18 二进制加法/减法计数器的描述。,例5.18的时序仿真图,5.3 结构描述语句,5.3.1 元件例化语句 1.元件声明(Component Declaration)所有准备使用的元件都需要通过元件声明语句声明，并必须放置在当前设计结构体中关键字BEGIN之前。component 例化元件名 isGENERIC(类属表);PORT(例化元件端口名表);END COMPONENT;2.元件例化(Component Instantiation)元件例化语句必须放置在当前设计结构体中关键字BIGIN之后的说明部分。例化元件标号：例化元件名 PORT MAP

30、(端口映射表)；,5.3.1 元件例化语句（续1）,例5.22 16进制加法计数器的描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.NUMERIC_STD.ALL;ENTITY counter_16 ISPORT(Clk:IN STD_LOGIC;reset:IN STD_LOGIC;enable:IN STD_LOGIC;out_q:OUT INTEGER RANGE 0 TO 16);END ENTITY;,5.3.1 元件例化语句（续2）,例5.22 16进制加法计数器的描述ARCHITECTURE inst OF counter_

31、16 IS COMPONENT binary_up_down_counter ISGENERIC(min_count:NATURAL:=0;max_count:NATURAL:=16-更改了最大计数值);PORT(clk:IN STD_LOGIC;reset:IN STD_LOGIC;enable:IN STD_LOGIC;updown:IN STD_LOGIC:=1;-只保留加法计数q:OUT INTEGER RANGE min_count TO max_count);END COMPONENT binary_up_down_counter;BEGINu1:binary_up_down_co

32、unter PORT MAP(clk=clk,reset=reset,enable=enable,q=out_q);END inst;,5.3.1 元件例化语句（续3）,例5.22 16进制加法计数器的描述,例5.22的时序仿真图,5.3.2 配置语句,CONFIGURATION 配置名 OF 实体名 ISFOR 选配结构体名配置说明END FOR；END 配置名；,例5.23 一位全加器中配置语句的使用。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fulladder_cfg ISPORT(a,b,ci:IN STD_LOGIC;S,co:O

33、UT STD_LOGIC);END fulladder_cfg;,5.3.2 配置语句（续1）,例5.23 一位全加器中配置语句的使用。ARCHITECTURE behavioral OF fulladder_cfg IS-以下是一位全加器结构体行为描述BEGIN S=1 WHEN(a=0 AND b=1 AND ci=0)ELSE 1 WHEN(a=1 AND b=0 AND ci=0)ELSE 1 WHEN(a=0 AND b=0 AND ci=1)ELSE 1 WHEN(a=1 AND b=1 AND ci=1)ELSE 0;co=1 WHEN(a=1 AND b=1 AND ci=0)

34、ELSE 1 WHEN(a=0 AND b=1 AND ci=1)ELSE 1 WHEN(a=1 AND b=0 AND ci=1)ELSE 1 WHEN(a=1 AND b=1 AND ci=1)ELSE 0;END behavioral;ARCHITECTURE Dataflow OF fulladder_cfg IS-以下是一位全加器结构体数据流描述BEGINS=a XOR b XOR ci;co=(a AND b)OR(b AND ci)OR(a AND ci);END Dataflow;-以下是结构体的配置CONFIGURATION first OF fulladder_cfg IS

35、FOR behavioralEND FOR;END first;END fulladder_cfg;,5.3.2 配置语句（续2）,例5.24 四位串行加法器的结构描述。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;-以下是四位串行加法器的实体描述ENTITY fulladder_4 ISPORT(ain,bin:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Cin:IN STD_LOGIC;Sum:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Coun t:OUT STD_LOGIC);END fulladder_4;

36、-以下是四位全加器结构体描述ARCHITECTURE inst OF fulladder_4 IS-假定fulladder_cfg已在work目录中，且结构体没有配置COMPONENT fulladder_cfg ISPORT(a,b,ci:IN STD_LOGIC;s,co:OUT STD_LOGIC);END COMPONENT;SIGNAL carry:STD_LOGIC_VECTOR(3 DOWNTO 1);-定义内部进位信号BEGINu1:fulladder_cfg PORT MAP(a=ain(0),b=bin(0),ci=cin,s=sum(0),co=carry(1);u2:f

37、ulladder_cfg PORT MAP(a=ain(1),b=bin(1),ci=carry(1),s=sum(1),co=carry(2);u3:fulladder_cfg PORT MAP(a=ain(2),b=bin(2),ci=carry(2),s=sum(2),co=carry(3);u4:fulladder_cfg PORT MAP(a=ain(3),b=bin(3),ci=carry(3),s=sum(3),co=count);END inst;,5.3.2 配置语句（续3）,例5.24 四位串行加法器的结构描述。-以下是一位全加器的结构体配置CONFIGURATION se

38、l OF fulladder_4 ISFOR instFOR u1,u2:fulladder_cfgUSE ENTITY WORK.fulladder_cfg(behavioral);END FOR;FOR OTHERS:fulladder_cfg-本例中为u3、u4USE ENTITY WORK.fulladder_cfg(Dataflow);END FOR;END FOR;END sel;,5.3.3 生成语句,生成语句的语句格式有如下两种形式:标号：FOR 循环变量 取值范围 GENERATE说明语句BEGIN并行语句END GENERATE 标号；标号:IF 条件 GENERATE说明

39、语句BEGIN并行语句END GENERATE 标号；,5.3.3 生成语句（续1）,例5.25 带异步复位、置位端的4位D触发器的描述。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;-4位D触发器的实体描述ENTITY ASYNC_FF_4 IS PORT(D,SET:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CLK,RST:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ASYNC_FF_4;-4位D触发器的结构体描述ARCHITECTURE GENER OF ASYNC_FF

40、_4 IS COMPONENT ASYNC_FF-需要确定ASYNC_FF已在work库中PORT(D,CLK,SET,RST:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;,5.3.3 生成语句（续2）,例5.25 带异步复位、置位端的4位D触发器的描述。,BEGINlable:FOR i IN 3 DOWNTO 0 GENERATE BEGIN U1:ASYNC_FF PORT MAP(D=D(i),CLK=CLK,SET=SET(i),RST=RST,Q=Q(i);END GENERATE lable;END GENER;,5.3.4 块语句,块

41、语句应用只是一种将结构体中的并行描述语句进行组合的方法，它的主要目的是改善并行语句及其结构的可读性。块标号：BLOCK接口说明类属说明BEGIN并行语句END BLOCK 块标号；,5.3.4 块语句（续）,例5.27 块语句应用示例1。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY block_test ISPORT(a,b:IN STD_LOGIC;s,c:OUT STD_LOGIC);END;ARCHITECTURE example OF block_test ISBEGINrr1:BLOCK-块定义PORT(a1,b1:IN STD_LO

42、GIC;-块中的端口定义 s1:OUT STD_LOGIC;c1:OUT STD_LOGIC);PORT MAP(a1=a,b1=b,s1=s,c1=c);-端口映射说明BEGINp1:PROCESS(a1,b1)-使用的是块定义的局部变量BEGINs1=a1 XOR b1;END PROCESS p1;p2:PROCESS(a1,b1)BEGINc1=a1 AND b1;END PROCESS p2;END BLOCK rr1;END ARCHITECTURE example;,本章小结,结构体描述语句分为顺序语句和并行语句两大基本系列，其中顺序语句是按照代码的书写顺序一条一条顺序执行的，描述的是硬件电路中各支路信号传输的特性；而并行语句具有多进程并发性，各并行语句是同时执行的，与其书写顺序无关，很好地描述了硬件电路中各分支电路同时并行工作的特性。结构体的描述有行为描述、数据流描述和结构描述三种方式。行为描述语句包括赋值语句、并行信号赋值语句、顺序控制语句、NULL语句、wait语句和进程语句。结构描述语句包括元件例化语句、配置语句、生成语句和块语句。,