半导体器件原理课件.ppt
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1、2023/3/22,1,Semiconductor Devices,第四章:单极型器件,4.1 金属半导体接触4.2 肖特基势垒二极管SBD4.3 欧姆接触4.4 结型场效应晶体管JFET4.5 肖特基栅场效应晶体管MESFET4.6 异质结MESFET,2023/3/22,2,Semiconductor Devices,简介,单极型器件是指基本上只有一种类型的载流子参与导电过程的半导体器件。主要讨论以下五种类型的单极型器件:金属半导体接触(M/S SBD);结型场效应晶体管(JFET);金半(肖特基栅)场效应晶体管(MESFET);金属氧化物半导体二极管(MOS Diode);金属氧化物半导
2、体场效应晶体管(MOSFET),2023/3/22,3,Semiconductor Devices,4.1 金属半导体接触,第一个实用的半导体器件是由金属半导体点接触形成的整流器,是一根金属触须压在半导体表面上构成的,这种半导体器件从1904年开始已经得到很多应用,目前使用平面工艺制作面接触。金属半导体接触的类型:具有整流作用的肖特基结和非整流作用的欧姆结。1938年,肖特基提出,半导体内稳定的空间电荷形成的势垒可能有整流作用。由此产生的势垒模型就是所谓肖特基势垒。金属半导体形成的具有整流效应的结称为肖特基结。金属半导体接触也可能是非整流性的,即不管所加电压极性如何,接触电阻均可忽略,这种金属
3、半导体接触称为欧姆接触。为实现电子系统中的相互连接,所有半导体器件和集成电路都必须有欧姆接触。,4,Semiconductor Devices,M/S接触的形成,M/S结构通常是通过在干净的半导体表面淀积金属而形成。利用金属硅化物(Silicide)技术可以优化和减小接触电阻,有助于形成低电阻欧姆接触。,2023/3/22,2023/3/22,5,Semiconductor Devices,1、能带关系,金属和半导体接触时,由于金属的功函数一般和半导体的功函数不同,而存在接触电势差,结果在接触界面附近形成势垒,通常称为肖特基势垒。功函数是费米能级和真空能级的能量差(即对于金属为qm,对于半导体
4、为qs)。半导体导带底和真空能级能量差称为电子亲和能q。金属半导体的接触势垒是指电子从金属进入半导体必须克服的势垒的高度。,6,Semiconductor Devices,金属和半导体的功函数功函数:W=EVAC-EF,(EVAC-真空中静止电子的能量,亦记作E0)功函数给出了固 体中EF处的电子 逃逸到真空所需 的最小能量.,2023/3/22,7,Semiconductor Devices,金属功函数Z,2023/3/22,8,Semiconductor Devices,关于功函数的几点说明:对金属而言,功函数Wm可看作是固定的.功函数Wm标志了电子在金属中被束缚的程度.对半导体而言,功函
5、数与掺杂有关 功函数与表面有关.功函数是一个统计物理量,2023/3/22,9,Semiconductor Devices,对半导体,电子亲和能是固定的,功函数与掺杂有关,半导体功函数与杂质浓度的关系 n型半导体:WS=+(EC-EF)p型半导体:WS=+Eg-(EF-EV),2023/3/22,10,Semiconductor Devices,热平衡情形下M/S接触的能带图,假设金属与半导体功函数差为:Wms,且一般情况下不为0。当金属和半导体形成接触时,如果二者的功函数不同(费米能级不等),则会发生载流子浓度和电势的再分布,形成肖特基势垒。通常会出现电子从功函数小(费米能级高)的材料流向功
6、函数大的材料,直到两材料体内各点的费米能级相同(即Ef 常数)为止。半导体体内载流子的再分布会形成载流子耗尽或积累,并在耗尽区或积累区发生能带弯曲,而在金属体内的载流子浓度和能带基本没有变化。,2023/3/22,11,Semiconductor Devices,金属和半导体接触电势差,一种典型情况:讨论M/n型半导体接触电势差-为了补偿两者功函数之差,金属与半导体之间产生电势差:Vms=(Ws Wm)/e当WmWs,Vms0(金属一边低电势)(阻挡层)通常可认为接触电势差全部降落于空间电荷区.,2023/3/22,12,Semiconductor Devices,2023/3/22,13,S
7、emiconductor Devices,半导体一边的势垒高度:VD=Vms表面势半导体表面相对于体内的电势 Vs=Vms 金属一边的势垒高度(肖特基势垒-SB):eSB=ens=Wm 常常选择SB为描述金属/半导体接触势垒的基本物理量(SB几乎与外加电压无关),2023/3/22,14,Semiconductor Devices,能带,电荷分布,电场分布,2023/3/22,15,Semiconductor Devices,M/S接触的电势分布和Poisson方程,2023/3/22,16,Semiconductor Devices,2023/3/22,17,Semiconductor De
8、vices,金属/半导体接触的几种情况,对M/n型半导体:WmWs 能带上弯-电子势垒 空间电荷电离施主 WmWs 能带下弯-电子势阱 空间电荷电子积累 势垒阻挡层,势阱反阻挡层,2023/3/22,18,Semiconductor Devices,WmWs电子势垒,WmWs电子势阱,2023/3/22,19,Semiconductor Devices,对M/p型半导体:WmWs 能带上弯-空穴势阱 空间电荷空穴积累 WmWs 能带下弯-空穴势垒 空间电荷电离受主 势垒阻挡层,势阱反阻挡层,2023/3/22,20,Semiconductor Devices,WmWs空穴势垒,WmWs空穴势阱
9、,2023/3/22,2023/3/22,21,Semiconductor Devices,当金属与半导体形成紧密接触时,在热平衡下两种材料的费米能级必须相等。此外,真空能级必须是连续的。对于这种理想的情况,势垒高度qBn就是金属功函数和半导体电子亲和能之差,,2023/3/22,22,Semiconductor Devices,同样,对于理想的金属与P型半导体的接触,其势垒高度可用类似步骤确定:,2023/3/22,23,Semiconductor Devices,对给定的半导体,任何金属在n型衬底和p型衬底上的势垒高度之和总等于 n型半导体的自建电势为 又有:其中qVn为半导体的导带底和费
10、米能级之差,2023/3/22,24,Semiconductor Devices,金属与n型半导体接触,金属一侧有负表面电荷,半导体一侧存在等量的但极性相反的正空间电荷。这种电荷分布和具有同样电场分布的P+-N结完全相同,由此得到半导体表面耗尽层宽度为:金属相对n型半导体加正电压(正向偏置)时,上式中外加电压V取正值;金属相对n型半导体加负电压即反向偏置时,外加电压V取负值。,2023/3/22,25,Semiconductor Devices,半导体内单位面积的空间电荷QSC(C/cm2)和单位面积耗尽层电容C(F/cm2)可表示为:,测量出CV曲线,即可得到杂质分布,或者,2023/3/2
11、2,26,Semiconductor Devices,2、界面态对势垒高度的影响,理论上,金属一边的势垒高度 eSB=ens=Wm 实际上,SB常常与金属的种类关系不太大,而主要取决于表面态(界面态)的影响:n型Si和n型GaAs的势垒高度测量值显示,Bn随Wm的增大而增大,但不是直线,这是因为在实际的金属半导体接触中,由于晶格不连续,在接触界面处产生大量的能量状态,这些能量状态叫做界面态或表面态,它们连续分布在禁带内,可能起施主或受主作用,影响势垒高度的实际值,对Si和GaAs,n型势垒高度被低估,p型势垒高度被高估。,2023/3/22,27,Semiconductor Devices,半
12、导体表面处,禁带中存在表面态.半导体与其表面态通过交换电子,达到相互平衡 由于表面态的存在,半导体表面产生空间电荷区,能带弯曲.,2023/3/22,28,Semiconductor Devices,为了描述半导体表面态,引入中性能级q0:当q0以下的表面态全部被电子占据,而以上的全部空出时,半导体表面是中性的。低于q0的界面态没有电子占据时带正电,作用相当于施主,高于q0的界面态被电子占据时带负电,作用相当于受主。如果q0与半导体的EF重合,则界面态和半导体内部没有电子交换,界面的净电荷为0。如果q0EF,则电子从表面向体内转移,界面净电荷为正,q0EF,电子从体内向表面转移,界面净电荷为负
13、。,2023/3/22,29,Semiconductor Devices,以M/n型半导体为例,且WmWs.单独考虑表面态:表面态在能隙中形成一个能带.设表面态的电中性能级距价带顶为e0由表面态的带电状态,表面态可分为:施主型表面态被电子占据时,呈电中性,失去电子后,呈正电性.受主型表面态空态时,呈电中性,得到电子后,呈负电性.,2023/3/22,30,Semiconductor Devices,对大多数半导体,表面态电中性能级距价带顶大约有 e0=Eg 对p型半导体,本征表面态常为施主型 对n型半导体,本征表面态常为受主型,2023/3/22,31,Semiconductor Device
14、s,半导体与其表面态通过交换电子,达到相互平衡,具有统一的EF.当表面态的密度很大,EF被表面态钉扎(钉扎于表面态电中性能级).对n型半导体:eVD=Eg e0(Ec EF)n 对p型半导体:eVD=e0(EF EV)p,2023/3/22,32,Semiconductor Devices,考虑金属/半导体:当带有表面态的半导体与金属接触,要考虑这三者之间的电子交换.平衡时,金属,表面态和半导体具有统一的EF.,2023/3/22,33,Semiconductor Devices,对金属/半导体接触势垒的小结:仍以M/n-S,势垒接触(WmWs)为例:eSB=eVD+(Ec EF)n 当不考虑
15、表面态:eSB=Wm 当表面态的密度很高:eSB=Eg e0-肖特基势垒高度与金属的Wm无关.,2023/3/22,34,Semiconductor Devices,一般情况下,可介于二者之间,则有:eSB=(1-S)(Eg e0)+S(Wm)S称为界面行为因子(与半导体材料有关,与制造工艺有关)当表面态密度很小,S1 当表面态密度很大,S0,2023/3/22,35,Semiconductor Devices,3、肖特基效应,镜像力使肖特基势垒高度降低。半导体中距离金属表面x处的电子会在金属上感应一个正电荷,这个正电荷称为镜像电荷,电子与这个正电荷之间的引力等于电子与位于x处等量正电荷之间的
16、静电引力,称为镜像力。由库仑定律,镜像力为:距离金属表面x处的电子的势能等于把无穷远处的一个电子迁移到x处需要作的功,因此:,2023/3/22,36,Semiconductor Devices,这个势能叠加到理想肖特基势能上,将使原来的肖特基势垒曲线在x0处下降,即肖特基势垒降低,这种效应称为肖特基效应。大电场下,肖特基势垒被镜像力降低很多。镜像力使肖特基势垒降低的前提是金属表面附近的半导体导带底要有电子存在,势垒本身的高度由金半功函数和表面态决定,与电子是否存在无关。所以在测量势垒高度时,如果所用方法与电子在金属与半导体间的输运有关,则所得结果将比实际值要低。如果测量方法只与耗尽区的空间电
17、荷有关,而不涉及电子输运,如电容法,则测量结果不受镜像力影响。同样,空穴也产生镜像力,它使半导体能带的价带顶在边界附近向上弯曲,使接触处能带变窄。,2023/3/22,37,Semiconductor Devices,肖特基势垒高度对实用肖特基势垒二极管SBD的电学性质有重要影响,连续调整肖特基势垒高度的方法有:用金属的合金作为肖特基势垒金属,所得势垒高度随合金的组分线性变化;在不同气氛下对半导体表面或金半势垒进行热处理,从而改变金半之间薄界面层厚度和性质,以此改变肖特基势垒高度,但较难得到稳定的器件性能;在半导体表面作掺杂层。是目前广泛使用的方法,为使有效势垒降低,表面层掺入与半导体衬底同型
18、的杂质,为使有效势垒高度增加,则在表面层掺入与衬底反型的杂质。,2023/3/22,38,Semiconductor Devices,4.2 肖特基势垒二极管(SBD),肖特基势垒中的电流主要由半导体中的多子承担,没有少子的注入和复合问题,故比pn结二极管有优良的高频特性。SBD通常采用迁移率大的n型材料制造。开关速度比pn结二极管大4个数量级。根据工作状态、结构特点和应用范围,可用于微波检波和混频(正向IV非线性),肖特基变容管(CV特性),箝位二极管(正向导通),光电二极管,雪崩二极管(反偏势垒特性)以及作为MESFET的控制栅极。,2023/3/22,39,Semiconductor D
19、evices,1、典型结构,在n衬底外延1m厚的轻掺杂层,电阻率约1cm,外延层的作用是加宽耗尽层,减小耗尽层电容,提高二极管的击穿电压,p保护环可以避免反向应用时的边缘击穿和沟道效应。势垒金属用蒸发、溅射、电镀等方法沉积于清洁的半导体材料上,要在高真空下,防止形成界面氧化层。金属材料主要有Au、Al、Pt、W、Ti、Ni、Ag及其合金,衬底材料主要有Si、GaAs、InP、SiC、ZnO等。,2023/3/22,40,Semiconductor Devices,Semiconductor Devices,2、伏安特性的定性图象,定性图象-阻挡层的整流作用:(仍讨论M/n-S 形成电子势垒)M
20、/S接触是多子器件.对M/n-S 形成的电子势垒,其输运特性主要由电子决定.正向偏置,半导体一侧电子势垒降低,可形成较大的正向电流.反向偏置,半导体一侧电子势垒升高,反向电流很小.当反向偏置加大,反向电流可趋于饱和.,2023/3/22,41,Semiconductor Devices,图7-10,2023/3/22,42,Semiconductor Devices,1938年,W.Schottky提出了基于整流二极管的理论,称为肖特基二极管理论。这一理论以金属和半导体功函数差为基础。要定量讨论I-V特性,必须讨论电子是怎样越过势垒的.两种近似模型:扩散理论势垒区较厚,制约正向电流的主要是电子
21、在空间电荷区的扩散过程 热电子发射理论载流子的迁移率较高,电子能否通过势垒区,主要受制于势垒高度.,2023/3/22,43,Semiconductor Devices,2023/3/22,44,2023/3/22,45,Semiconductor Devices,金属半导体接触在热离子发射情况下的伏安特性:,其中,除多子电流外,还存在少子电流,由金属向半导体中注入少子(空穴),空穴的注入和p+n结情况一样,其电流密度为:,其中,Semiconductor Devices,n为理想因子,I0为与不依赖电压的部分,非理想效应用n的取值来反映,n 通常取1.0-1.21)其中I0 通过外推得到。2
22、)可以从以前的式子得到势垒高度,在分析中势垒降低必须考虑。3)n从曲线斜率得到。,2023/3/22,46,Semiconductor Devices,肖特基势垒二极管(SBD)p-n结二极管肖特基势垒二极管,2023/3/22,47,Semiconductor Devices,肖特基势垒二极管是多子器件,有优良的高频特性.一般情况下,不必考虑少子的注入和复合.肖特基势垒二极管有较低的正向导通电压.反向击穿电压较低,反向漏电较高.肖特基势垒二极管具有制备上的优势.,2023/3/22,48,Semiconductor Devices,2023/3/22,49,2023/3/22,50,Semi
23、conductor Devices,例:对于W-Si SBD,ND=1016cm-3,JS=6.510-5A/cm2,试求:(1)(2)耗尽区宽度 W(3)JS/Jp0(设Si中p10-6s,T300K,NC2.81019cm-3),正常工作条件下,少子电流比多子电流小几个数量级以上,因此肖特基器件是单极型器件。,2023/3/22,51,Semiconductor Devices,3、简单应用,箝位晶体管 在数字电路中广泛应用。由于SBD导通电压低,只需0.2-0.3V即正向导通,晶体管不进入深饱和状态。由于SBD几乎没有少子存贮效应,开关时间可达到毫秒量级,且与硅工艺兼容。常用在晶体管集电
24、极与基极之间,组成一个饱和时间常数很短的组合晶体管。SBD检波器和混频器。,2023/3/22,52,Semiconductor Devices,4.3欧姆接触,定义接触电阻与半导体的体电阻或串联电阻相比可以略去不计的金属半导体接触为欧姆接触。作为器件引线,一个满意的欧姆接触不应显著降低器件性能。即,需要通过的电流在欧姆结上产生的电压降要远小于在器件有源区产生的电压降。表示欧姆接触性质的参量是比接触电阻(接触电阻率,又称特征电阻),其定义为,2023/3/22,53,Semiconductor Devices,对于低掺杂浓度的金属半导体接触,,为了有小的接触电阻C,需要用低势垒高度的接触。,2
25、023/3/22,54,Semiconductor Devices,对于高掺杂浓度的接触,势垒宽度变得很窄,隧道电流可能起支配作用,隧道电流与穿透几率成正比:,又耗尽层厚度为:,式中,,当隧道电流占主导地位时,即在隧道效应范围内,接触电阻率强烈依赖于掺杂浓度,且随 因子指数下降。,因此,,2023/3/22,55,Semiconductor Devices,讨论:,因此,为获得小的接触电阻C,需要用高掺杂浓度或低势垒高度的接触,或二者都用。掺杂在1019cm-3以上时,金半接触的隧道效应显著,为场发射情况。C主要受隧道效应支配,且随杂质浓度的增加迅速下降。掺杂在10141017cm-3时,温度
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