第15章时序逻辑电路3-寄存器课件.ppt

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1、15.4 寄存器和移位寄存器,概述,74LS191:四位二进制加/减法计数器,74LS73:JK触发器,74LS154:4线-16线译码器,NE555:定时器,流水灯,15.4 寄存器和移位寄存器,概述,知识点回顾,15.4 寄存器和移位寄存器,D=1,D=1,D=0,D=0,D 触发器的特点：,只要向触发器送入一个CP，可将输入数据D存入触发器CP 过后，触发器将存储该数据，直到下一个CP到来时为止。,寄存器的概念,寄存器：寄存器是数字系统常用的逻辑部件，它用来存放数据或指令等。它由触发器和门电路组成。,功能:接收、存放和清除数码的功能。,构成:一个触发器可以存储1位二进制代码。存放n位二进

2、制代码的寄存器，需用n个触发器来构成。,15.4 寄存器和移位寄存器,寄存器的分类,基本寄存器,15.4 寄存器和移位寄存器,只能并行送入数据，需要时也只能并行输出。,移位寄存器,数据可以在移位脉冲作用下依次逐位右移或左移。,寄存器的分类,根据数据传输方式,并行输入、并行输出,并行输入、串行输出,串行输入、串行输出,15.4 寄存器和移位寄存器,串行输入、并行输出,单向移位寄存器,特点：由4个上升沿触发的D触发器构成；各级触发器在同一时钟沿作用下翻转；每级触发器输出端接到下一级的输入端,15.4 寄存器和移位寄存器,1011,1,1,0,0,1,1,0,1,1,单向移位寄存器,15.4 寄存器

3、和移位寄存器,并行输出,0,0 0 0 0,1,1,0 0 0 1,0,2,0 0 1 0,1,3,0 1 0 1,1,4,1 0 1 1,1 0 1 1,单向移位寄存器,15.4 寄存器和移位寄存器,左移寄存器波形图,Q0,Q1,Q2,D,Q3,单向移位寄存器,15.4 寄存器和移位寄存器,双向移位寄存器,15.4 寄存器和移位寄存器,双向移位寄存器,15.4 寄存器和移位寄存器,数码右移,数码左移,中规模移位寄存器,15.4 寄存器和移位寄存器,中规模移位寄存器,15.4 寄存器和移位寄存器,清零,右移串行输入,左移串行输入,并行输入端,输出端,控制信号,中规模移位寄存器,15.4 寄存器

4、和移位寄存器,74LS194功能表,清零,0 X X X X X X X X X,0 0 0 0,置数,1 1 1 X X a b c d,a b c d,右移,1 0 1 d0 X X X X X,左移,1 1 0 X d0 X X X X,保持,1 0 0 X X X X X X X,中规模移位寄存器,15.4 寄存器和移位寄存器,移位寄存器的应用：数据寄存（并入并出）多位数据共信道传输（并入串出）共信道传输数据接收（串入并出）信号延迟（串入串出）,中规模移位寄存器,15.4 寄存器和移位寄存器,串行-并行转换,15.4 寄存器和移位寄存器,中规模移位寄存器,并行-串行转换,概述,15.5

5、 时序逻辑电路的设计,根据给定问题的逻辑要求来设计电路，力求使电路最简。,小规模集成电路设计时序电路：触发器和逻辑门数最少；输入端口数最少。,中规模集成电路设计时序电路：集成电路的数目和种类最少；相互间连线最少。,同步时序电路设计步骤,15.5 时序逻辑电路的设计,分析设计要求,对逻辑问题的正确理解；所有可能的情况都考虑进来,同步时序电路设计步骤,15.5 时序逻辑电路的设计,分析设计要求,状态表中的各个状态按一定的规律赋予二进制代码，即状态编码。,状态分配一般原则：,“次态相同，现态相邻”“同一现态，次态相邻”输出相同的状态代码相邻,同步时序电路设计步骤,15.5 时序逻辑电路的设计,分析设

6、计要求,检查电路能否自启,15.5 时序逻辑电路的设计,例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。,建立状态图、状态表,0/0,x/F,1/0,0/0,1/0,0/0,1/0,0/0,1/1,1/1,0/0,15.5 时序逻辑电路的设计,例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。,建立状态图、状态表,S 0/0,S 1/0,S 0/0,S 0/0,S 0/0,S 2/0,S 3/0,S 3/0,15.5 时序逻辑电路的设计,例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的

7、1时，输出为1；否则，输出为0。,状态分配,01/0,11/0,10/0,10/0,15.5 时序逻辑电路的设计,例15-2,选定触发器类型,0000,0000,0 x 0 x,0 x x 1,x 1 x 1,x 1 0 x,1111,0 1,1 1,1 0,1 0,0001,0 x 1 x,1 x x 0,x 0 x 1,x 0 0 x,15.5 时序逻辑电路的设计,例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。,激励和输出函数表达式,15.5 时序逻辑电路的设计,例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1

8、；否则，输出为0。,激励和输出函数表达式,15.5 时序逻辑电路的设计,例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。,激励和输出函数表达式,15.5 时序逻辑电路的设计,例15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。,画电路图,/0,15.5 时序逻辑电路的设计,例15-3 用JK触发器设计模6同步加法计数器。,建立状态图、状态表,/0,/0,/0,/0,/1,S0=000,S1=001,S2=010,S3=011,S4=100,S5=101,x/F,15.5 时序逻辑电路的设计,例15-3

9、用JK触发器设计模6同步加法计数器。,状态分配,0 0 0,0 0 1,0,0 0 1,0 1 0,0,0 1 0,0 1 1,0,0 1 1,1 0 0,0,1 0 0,1 0 1,0,1 0 1,0 0 0,1,15.5 时序逻辑电路的设计,例15-3 用JK触发器设计模6同步加法计数器。,求激励函数、输出函数,15.5 时序逻辑电路的设计,例15-3 用JK触发器设计模6同步加法计数器。,求激励函数、输出函数,15.5 时序逻辑电路的设计,例15-3 用JK触发器设计模6同步加法计数器。,电路能否自启,1 1 0,1 1 1,0,1 1 1,0 0 0,1,15.5 时序逻辑电路的设计,

10、例15-3 用JK触发器设计模6同步加法计数器。,画电路图,异步时序电路设计,15.5 时序逻辑电路的设计,异步与同步时序逻辑电路的本质差异在于电路状态的改变方式但是二者的设计方法和步骤基本相同需要把触发器的时钟信号作为状态方程中的变量,例15-4 用JK触发器设计8421码异步5进制计数器,15.5 时序逻辑电路的设计,1/0,建立状态图、状态表,1/0,1/0,1/0,1/1,S0=000,S1=001,S2=010,S3=011,S4=100,CP/F,例15-4 用JK触发器设计8421码异步5进制计数器,15.5 时序逻辑电路的设计,状态分配,0 0 0,0 0 1,0,0 0 1,

11、0 1 0,0,0 1 0,0 1 1,0,0 1 1,1 0 0,0,1 0 0,0 0 0,1,0 x 1,0 x 1,0 x 1,1 x 1,x 1 1,x x 0,1 x 1,x x 0,x 1 1,x x 0,1 x 1,x 1 1,1 x 1,x 1 1,0 x 1,例15-4 用JK触发器设计8421码异步5进制计数器,15.5 时序逻辑电路的设计,0 0 0,0 0 1,0 0 1,0 0 1,CP1 CP3,CP1 CP3,任意模值计数器设计,15.5 时序逻辑电路的设计,利用中规模 N 进制计数器来实现模为M 的计数器：当MN时，采用多个计数器级联的形式实现；当MN时，需跳

12、跃N-M个状态返回初始状态复位法（置零法）置位法（置数法）,例15-5 用复位法将74LS161连接成10进制计数器,15.5 时序逻辑电路的设计,当74LS161接收到10个CP脉冲后，要求：,Q3 Q2 Q1 Q0=1010,0000,例15-6 用置位法将74LS161连接成10进制计数器,15.5 时序逻辑电路的设计,方案1：,计数范围：0110-1111,若实现：0000-1010，该如何处理？,例15-6 用置位法将74LS161连接成10进制计数器,15.5 时序逻辑电路的设计,方案2：,15.4 寄存器和移位寄存器,总结,异步计数器的基本原理74LS290同步计数器的基本原理74LS161任意进制计数器的设计,Questions and answers,