CMOS电路与逻辑设计课件.ppt

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1、2004.9,VLSI,第四章,CMOS,电路与逻辑设计,?,MOS,晶体管,?,MOS,的物理结构,?,CMOS,版图与设计规则,?,基本,CMOS,逻辑门,?,基本门版图设计,?,其他,CMOS,逻辑结构,2004.9,VLSI,4.1 MOS,的物理结构,?,IC,制造材料,?,MOS,的物理结构,?,串联,nMOS,管硅片图形,?,并联,MOS,管图形,2004.9,VLSI,1.IC,制造材料,集成电路制造所应用到的材料分类,分类,材料,电导率,导体,铝、金、钨、铜等,10,5,S,cm,-1,半导体,硅、锗、砷化镓、磷化铟等,10,-22,10,-14,S,cm,-1,绝缘体,Si

2、O,2,、,SiON,、,Si,3,N,4,等,10,-9,10,2,S,cm,-1,2004.9,VLSI,IC,制造材料,硅,?,硅是集成电路制造的基础材料。硅集成电路是在称,为园片,(wafer),的较大圆形硅薄片上制造的。,Wafer,的,直径一般,100-300mm,，厚约,0.4-0.7mm,。一个规模较大,的硅集成电路每边约,10mm,，所以一个,wafer,上可以制,作许许多多个这样的电路,?,多目标芯片,(MPW),?,集成电路制造过程中，,wafer,从抛光的裸表面开始,需要几千个步骤，这一系列步骤中最重要的几个步骤,是用来形成,cmos,结构所需要的材料层及其图案。其余,

3、大多数步骤是清洗。,aafer,是分组进行加工的，一批,wafer,经过整个工艺线需要几周的时间。,2004.9,VLSI,IC,制造材料,?,金属材料：铝，铬，钛，钼，,铊，钨等纯金属和合金薄层,在,VLSI,制造中起着重要作用，,纯金属薄层用于制作与工作,区的连线，器件间互联线，,栅及电容、电感、传输线的,电极等。,?,二氧化硅：用作,mos,管的栅氧层，是一种很好的电,绝缘材料，能很好的附着在大多数材料上，可以生长,或淀积在硅圆片上。,2004.9,VLSI,IC,制造材料,?,多晶硅：如果在非晶体,SiO2,层上淀积硅原子，那,么硅就会结晶，但却找不到与之对应的可以参照的,典型晶体结构

4、。他们形成小的晶体，即为硅晶体的,小区域。这样的材料称为多晶硅。,?,多晶硅与单晶硅都是硅原子的集合体且其特性都,随结晶度与杂质原子而改变。非掺杂的多晶硅薄层,实质上是半绝缘的，电阻率为,300,cm,。通过不同,杂质的组合，多晶硅的电阻率可被控制在,500,0.005,cm,多晶硅被广泛用于电子工业。在,MOS,及,双极器件中，多晶硅用制作栅极、形成源极与漏极,（双极器件的基区与发射区）的欧姆接触、基本连,线、薄,PN,结的扩散源、高值电阻等。,2004.9,VLSI,2.MOS,的物理结构,2004.9,VLSI,金属层,加上另一层绝缘层和第二层金属层,?,侧视图显示叠放顺序,?,绝缘层将

5、两层金属分隔开，所以他们在电器上不同,?,每层的图形由顶视图表示,2004.9,VLSI,nFET,结构,2004.9,VLSI,pFET,结构,n,陷,2004.9,VLSI,选择区与有源区,有源区掩模与,nSELECT,掩模,交叉产生,n+,区,FOX:,场氧区,Active,：有源区,有源区掩模与,pSELECT,掩模,交叉产生,p+,区,2004.9,VLSI,金属层与过孔,剖面图,2004.9,VLSI,金属层,1,与接触区,金属层,1,氧化层,1,有源区,有源选择区,金属层,1,有源接触区,可以使用多,个接触来降,低接触电阻,2004.9,VLSI,金属层,1,与多晶接触,顶视图,

6、2004.9,VLSI,3.CMOS,中的闩锁（,Latch up,）现象,Latch up,是,cmos,存在的一,种寄生电路效应，它会导,致,V,DD,与,V,SS,短路，使芯片,烧毁或至少因系统电源关,闭而停止工作。产生的原,因是,V,DD,与,V,SS,之间产生了,pnpn,结构。,图,(a),所示,CMOS,反相器，,其寄生电路包含了一个,NPN,型、一个,PNP,型三极,管和电阻,R,w,、,R,s,。,R,w,是,p,陷,(p,衬底,),的电阻,R,s,是型衬底的电阻,等效电路如图,(b),。,2004.9,VLSI,Latch up,T1,由,P+,N,衬,P,陷构成，,是,P

7、NP,型三极管；,T2,由,N,衬,P,陷,P+,构成，是,NPP,型三极管；,如果有足够大的电流流,入,N,型衬底而从,P,陷流出,（即流过,R,s,），,R,s,两端,的电压将可能足够大使,得,T1,、,T2,进入线性区而,如同一个小电阻，使,V,DD,与,V,SS,之间短路而导致电,路故障。,同样的情况也可能发生,在,R,w,上而造成电路故障。,2004.9,VLSI,Latch up,减少发生,Latch up,效应的一般规则：,1.,每个衬底要有适当的衬底节点（或陷节点）,2.,每个衬底节点应接到传输电源的金属上,3.,衬底节点要尽量靠近所接的电源，以减小,R,w,和,R,s,的大小

8、。,4.,N,型器件要靠近,V,SS,，,p,型器件要靠近,V,DD,。,5.,一个,N,型器件连接到,V,SS,时，其,P,衬底也要接,V,SS,。一个,P,型器件连接到,V,DD,时，其,N,衬底也要接,V,DD,。,最容易发生,Latch up,的地方是在输入输出焊接区（,I/O Pad,）,结构中，因为那里会有大电流流过。统常,I/O Pad,由专门人员设,计。,2004.9,VLSI,4.,串联,nMOS,管硅片图形,电路图,表面视图,侧视图,串联,nMOS,管硅片图形,2004.9,VLSI,5.,并联,MOS,管图形,电路图,表面视图,电路图,表面视图,并,联,M,O,S,管,图

9、,形,多晶,n+/p+,金属,接触,2004.9,VLSI,4.2 CMOS,版图与设计规则,版图设计的作用是确定一组掩模来定义集成电,路。版图设计是运用,CAD,工具完成的，类似于用一,组彩笔在一张格纸上话许多方框。,现代版图设计中，一些电路单元的版图已做好,并存在库中。具体设计电路时，可以改变单元的参,数来适应需求尺寸，计算机自动生成每层的几何图,形。电路有多个单元时，程序会自动排列或连接他,们。设计者只需要对自动生成的版图互动地进行修,改。,设计者必须直接把握重要单元的版图设计，尤,其是当版图要小或电路运行速度要快的情况下。,2004.9,VLSI,版图与设计规则,版图,(Layout)

10、,是集成电路设计者将设计并仿真优化后的电路,转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓,扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些,信息来制造掩膜。,版图的设计有特定的规则，这些规则是指导版,图掩模设计的对几何尺寸的一组规定。,是集成电路制造厂家根据,自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规,则。设计者只有得到了厂家提供的规则以后，才能开始设计。版,图在设计的过程中要进行定期的检查，避免错误的积累而导致难,以修改。很多集成电路的设计软件都有设计版图的功能，,CadenceDesign System,就是其中最突出的一种。,Cadence,提供称之,为

11、,Virtuoso,的版图设计软件帮助设计者在图形方式下绘制版图。,2004.9,VLSI,版图与设计规则,?,集成电路的制造必然受到工艺技术水平的限制，,受到器件物理参数的制约，为了保证器件正确工作,和提高芯片的成品率，要求设计者在版图设计时遵,循一定的设计规则，这些设计规则直接由流片厂家,提供。设计规则（,design rule,）是版图设计和工艺,之间的接口。,?,设计规则可划分为,4,种主要类别：,?,最小宽度,?,最小间距,?,最小交叠,2004.9,VLSI,设计规则,一组设计规则可能要,100,页或更多的文件来说明,，因,此需要相当长的时间去了解。不同的工艺有不同的设计,规则。一

12、些工厂如,TSMC,（台湾半导体制造公司）为许多,大的公司和资金充足的客户提供服务以实现他们的设计。,由于用户面很广，,大多数工厂允客户提交一组比较简单,的设计规则的设计，这些规则可以很容易地进行缩放，,以适应不同的工艺。这样的设计规则称为,设计规则。,设计规则依据一个参照量,（单位,:,微米），所有的,宽度、间距等都写成如下形式：,值,=,m,m,是比例因子。,2004.9,VLSI,设计规则,?,设计规则隐含地假设了每个掩模最坏的绝对校准低于,0.75,，这就保证了两个研磨的相对未校准量低于,0.15,。,?,如图所示，,设计规则规定：,电路中任何两个区,域的最小间距为,2,，,以防止由于

13、重叠引,发破坏性短路。多,晶硅必须延伸到作,用区外至少,2,。,作用区包围接触区,距离至少为,1,。,2004.9,VLSI,1.,最小宽度,(minWidth),最小宽度指封闭几何图形的内边之间的距离如图所示。在利用,DRC(,设计规则检查,),对版图进行几何规则检查时，对于宽度低于,规则中指定的最小宽度的几何图形，计算机将给出错误提示。,2004.9,VLSI,最小宽度,TSMC_0.3,5,m,CMOS,工艺,中各版图,层的线条,最小宽度,对于,0.35,m,工艺，,=0.2,m,2004.9,VLSI,2.,最小间距,(minSep),间距指各几何图形外边界之间的距离，如图所示：,20

14、04.9,VLSI,最小间距,TSMC_0.35,m CMOS,工艺版图各层图形之间的最小间隔,2004.9,VLSI,3.,最小交叠,(minOverlap),交迭有两种形式：,a),一几何图形内边界到另一图形的内边界长度,(overlap),，如,图,(a),b),一几何图形外边界到另一图形的内边界长度,(extension),，如,图,(b),2004.9,VLSI,最小交叠,TSMC_0.35,m CMOS,工艺版图各层图形之间最小交叠,2004.9,VLSI,4.4,单位晶体管设计,单位晶体管：全定制版图设计的起点。单位晶体管是一个,具有规定宽长比（,W/L,）的晶体管，可以按要求在

15、版图上复制。,一种单位晶体管是运用设计规则设计的最小尺寸,MOS,管，,W=W,min,、,L=L,min,。如图。,用最小尺寸晶体管理论上可以得到最高的集成度，但不一,定是每个电路的最好选择。,L,W,n+/p+,2004.9,VLSI,最小尺寸晶体管,实际的晶体管有源,区要与金属层连接，需,要增加有源接触。,沟道长度不变，但,由于接触孔的存在，沟,道的最小宽度为：,W=d,c,+2s,a-ac,d,c,：接触的尺寸,s,a-ac,：在有源区和有源区接触之间的间距,2004.9,VLSI,单位晶体管的串联,单位晶体管可以进行技术放大,L,L,W,L,L,2W,2004.9,VLSI,单位晶体

16、管的并联,沟道宽度为,W,异族管子,并行连接，构成的管子,沟道实际宽度为,4W,。,2004.9,VLSI,4.4,基本,CMOS,逻辑门,pullup,network,pulldown,network,V,DD,V,SS,out,inputs,CMOS,逻辑门结构：,pMOS,nMOS,2004.9,VLSI,1.CMOS,反相器（,Inverter,）,2004.9,VLSI,CMOS,与非门（,NAND gate,）,2004.9,VLSI,CMOS,或非门（,NOR gate,）,2004.9,VLSI,CMOS,复合门（,AOI/OAI gates,）,?,AOI=and/or/in

17、vert;OAI=or/and/invert.,?,Implement larger functions.,?,Pullup and pulldown networks are compact:,smaller area,higher speed than NAND/NOR,network equivalents.,?,AOI312:and 3 inputs,and 1 input(dummy),and,2 inputs;or together these terms;then invert.,2004.9,VLSI,AOI example1,circuit,symbol,and,or,inv

18、ert,c,b,a,out,?,?,?,2004.9,VLSI,AOI example2,?,?,d,c,b,a,x,?,?,?,?,2004.9,VLSI,异或门和异或非门,异或门,异或非门,2004.9,VLSI,同步,RS,触发器,2004.9,VLSI,Pullup/pulldown network design,?,Pullup and pulldown networks are duals.,?,To design one gate,first design one network,then compute dual to get other network.,?,Example:

19、design network which pulls down,when output should be 0,then find dual to get,pullup network.,2004.9,VLSI,Dual network construction,2004.9,VLSI,2.CMOS,传输门,(TG),nMOS,增强型,pMOS,增强型,nMOS,的特点：,阈值电压,V,Tn,大于,0,，典,型值约,0.50.7V,。,V,GSn,V,Tn,：导通,V,GSn,V,Tn,：截至,栅源电压,V,GSn,是决定管子截至还是导通的重要参数。,pMOS,的特点：,阈值电压,V,Tp,小

20、于,0,，典型,值约,-0.5-0.8V,。,V,GSp,V,Tp,：导通,V,GSp,V,Tp,：截至,2004.9,VLSI,nMOS,增强型的阈值电压,nMOS,增强型的阈值电压,V,DD,V,Tn,0,V,i,(A),NMOS ON,NMOS OFF,V,DD,+,V,GSn,-,V,i,(A),漏,源,2004.9,VLSI,pMOS,增强型的阈值电压,pMOS,增强型的阈值电压,V,DD,V,GSp,-,V,Tp,0,V,i,(A),pMOS OFF,pMOS ON,V,DD,-,V,GSp,+,V,i,(A),漏,源,地,2004.9,VLSI,CMOS,传输门,(TG),一个理

21、想的开关允许通过任何输入这个开关,的电压，传送逻辑,0,和逻辑,1,的情况一样好。,nMOS,、,pMOS,管的导通能力有限，不能使任,意范围的电压通过源漏之间。,2004.9,VLSI,nMOS,传送一个强的“,0,”,V,DD,+,V,GSn,-,in,out,+,V,in,=0V,-,+,V,out,=0V,-,V,DD,+,V,Tn,-,in,out,+,V,in,=V,DD,-,+,V,out,=V,DD,-V,Tn,-,传送逻辑,0,传送逻辑,1,V,GSn,V,Tn,：导通,V,GSn,V,Tn,：截至,nMOS,传送一个强的“,0”,、一个弱的“,1”,2004.9,VLSI,

22、pMOS,传送一个强的“,1,”,传送逻辑,1,传送逻辑,0,V,GSn,V,Tn,：导通,V,GSn,V,Tn,：截至,pMOS,传送一个强的“,1”,、一个弱的“,0”,+,V,GSp,-,in,out,+,V,in,=V,DD,-,+,V,out,=V,DD,-,+,V,Tp,-,in,out,+,V,in,=0V,-,+,V,out,=V,Tp,-,2004.9,VLSI,CMOS,传输门,(TG),传输门,S=0,：,Mp,、,Mn,均截至，,x,不能传输到,y,S=1,：,Mp,、,Mn,均导通，,x=y,2004.9,VLSI,基于,TG,的,MUX,2-1MUX,S,TG0,T

23、G1,F,0,闭合,断开,P0,1,断开,闭合,P1,2004.9,VLSI,基于,TG,的异或门和异或非门,异或门,异或非门,2004.9,VLSI,基于,TG,的或门,或门,同时采用,TG,和,FET,的异或非门,2004.9,VLSI,用传输门实现数据同步,2004.9,VLSI,4.5,基本门版图设计,?,反相器电路与硅片实现,?,缓冲器版图,?,带驱动的传输门版图,?,NAND2,版图,?,NOR2,版图,?,复合门版图,?,棍棒图,?,实际版图,?,欧拉（,Euler,）图,2004.9,VLSI,反相器电路与硅片实现,多晶,n+/p+,金属,接触,n,陷边界,2004.9,VLS

24、I,反相器的另一种版图,2004.9,VLSI,共享电源和地的反相器版图,2004.9,VLSI,缓冲器版图,2004.9,VLSI,带驱动的传输门版图,2004.9,VLSI,NAND2,版图,2004.9,VLSI,NOR2,版图,2004.9,VLSI,NAND2,与,NOR2,版图比较,2004.9,VLSI,三输入门版图,或非门,与非门,2004.9,VLSI,复合门版图,),(,c,b,a,g,?,?,?,2004.9,VLSI,棍棒图,棍棒图：用不同的颜色表示不同的工艺层，布线为由颜色的,线并且服从构成芯片的规则。棍棒图帮用于快速完,成版图或用于研究较大的复杂布线问题。,?,多晶

25、硅（栅）：红色,?,n+/p+,（有源区）：绿色,?,n,陷：黄色或其他颜色,?,金属,1,：蓝色,?,金属,2,：灰色或其他颜色,?,触点：黑色的叉号,2004.9,VLSI,棍棒图规则,?,红线与绿线交叉产生一个晶体管,?,n,陷内红色在绿色之上为,pFET,，不在,n,陷内的为,nFET,?,红色可以越过蓝色或灰色,?,蓝色可以越过红色、绿色或灰色,?,灰色可以越过红色、绿色或蓝色,?,从蓝色到绿色必须放置晶体管的接触孔,?,蓝色连接绿色必须通过通孔,?,蓝色连接红色必须使用多晶接触孔,2004.9,VLSI,棍棒图,实例,Stick diagram,V,DD,V,SS,a,b,c,d,

26、2004.9,VLSI,实际版图,2004.9,VLSI,欧拉（,Euler,）图,顶点表示晶体管的漏、源,边表示晶体管本身。,任何一个,CMOS,电路都可转化为一个由边和顶点（节点）组成,的等效图,x,y,x,y,顶点,顶点,边,2004.9,VLSI,欧拉（,Euler,）图,Euler,图在晶体管公用漏,/,源区时有助于电路的布置和布线。,为建立,Euler,图，先从,CMOS,电路图开始选择一个起始顶点,可,能的话，从该点开始走过整个图形，使每边只能通过一次，,若能这样，图中的,nFET/pFET,就可共用,n+/p+,区。这样完成的,图可以直接用来建立版图策略。,2004.9,VLS

27、I,欧拉（,Euler,）图,2004.9,VLSI,欧拉（,Euler,）图,版图,2004.9,VLSI,4.5,其他,CMOS,逻辑结构,?,伪,nMOS,逻辑,?,三态电路,?,动态,CMOS,逻辑,?,钟控,CMOS,逻辑（,C,2,MOS,）,?,多米诺逻辑,2004.9,VLSI,标准,CMOS,逻辑结构,以反相器为基础而构成的逻辑电路称静态恢复逻辑电路。,所谓静态是指不存在预充电,放电机制。所谓恢复逻辑电路是指,电路存在着一个逻辑电平噪声容限，当输入信号电平受到的噪声,干扰小于规定的容限时，输出能恢复到确定的逻辑电平。,标准,CMOS,结构特点：,P,管阵列的逻辑结构正好是,N

28、,管阵列的对偶：串联,.,并联,NMOS,阵列是原量控制，,PMOS,阵列是非量控制，,因而，,N,型阵列和,P,型阵列可以接同一个输入信号。,电路中,PMOS,管的数目与,NMOS,管的数目相同。果输入变量,共有,k,个，则总共需要,2k,个晶体管。,形成一种全互补电路。,若一阵列是串联，则另一阵列必定是并联。,管子数量多，,功能、集成度较低。,由于管子多，版图可能比较复杂。只,有设计得当，版图才会有规则。,2004.9,VLSI,标准,CMOS,6,输入与非门,6,输入与非门,:,有规则的管子版图排列,2004.9,VLSI,标准,CMOS,6,输入与非门版图,6,输入与非门,:,版图,2

29、004.9,VLSI,4.5.1,伪,nMOS,一般结构,全互补,CMOS,电路的缺点是管子数太多。这么多的,P,管仅仅为了,传输卡诺图中的互补项，能否省掉？,能否象,NMOS,电路那样，,用一个负载管替代？,为此，美国,AT&T,公司,Bell Labs,研制了一种新的电路，,称之为伪,NMOS,逻,辑。,伪,NMOS,是属于,CMOS,工艺，但性能上与,NMOS,极相似，区,别仅在于,结构上有区别,2004.9,VLSI,伪,nMOS,一般结构,上拉,负载,pFET,下拉,电路,nFET,逻辑,阵列,V,SGP,伪,nMOS,一般结构,伪,nMOS,反相器,2004.9,VLSI,伪,NM

30、OS,逻辑,它的物理概念是这样的，在,CMOS,电路中，,0.5Vdd,是,C,区的中心，是理论上的逻辑门限。作为一种,CMOS,反相器，,如果输入超过,0.5Vdd,，则输出应低于,0.5Vdd,。若输入低于,0.5Vdd,，则输出应高于,0.5Vdd,。为此，上述计算都以,0.5Vdd,为准。,然而，对于伪,NMOS,电路而言，,P,阵列与,N,阵列是不对,称的。当,N,阵列获得的有效栅压为（,0.5Vdd,.,VTn,）时，,P,阵列的有效栅压为（,Vdd,.,|Vtp|,），因而,P,管有较大的驱动,力，,P,管的内阻减小，输出电平,V,o,升高。为了能使反相器,的输出低于,0.5Vd

31、d,，那么,n,应比,p,大,6,倍。因,n=2.5,p,，,补偿掉一部分，故,N,型阵列的宽长比应比,P,型的大,2.4,倍以,上。,2004.9,VLSI,伪,NMOS,逻辑的优点,伪,NMOS,电路的最大优点是：,管子数少。若组合逻辑共有,k,个输入变量，则伪,NMOS,逻辑只,需要,k+1,个管子，同,NMOS,电路一样，比标准的,CMOS,要少得,多。,输入电容也同,NMOS,一样，是,CMOS,电路的一半。,静态功耗也同,NMOS,一样，因为,P,管总是导通的，很象耗尽管,负载，有直通电流。而,CMOS,则是没有的。,2004.9,VLSI,伪,NMOS,反相器特征,1)P,管作负

32、载。,2),栅极接地。,3,）有效栅极电压：,4,）,P,管做在,N,型衬底上或,N,阱中，衬底,加最高电压,Vdd,。,5,）极性有差别，,P,管的源极接最高电位。,6,）,P,管无体效应。,7,）最佳尺寸比为,2.4:1,，,N,管比,P,管大。,2004.9,VLSI,NMOS,反相器特征,?,耗尽型,N,管作负载,?,负载,N,管栅源短路。,?,V,gs,=V,Tdep,0.8V,dd,?,耗尽管是,N,型的，做在,P,型衬底上。,?,衬底加最低电位,地。,?,耗尽管的漏极接最高电位。,?,耗尽管有体效应。,?,最佳尺寸比为,4:1,，,增强管比耗尽管大。,2004.9,VLSI,伪,

33、NMOS,与,NMOS,的差别,1,）结构上的区别,2,）工艺上的差别。,伪,NMOS,用,CMOS,工艺制造。,NMOS,用,NMOS,工艺制造。,既然伪,NMOS,电路同,NMOS,电路很相似，为何不直接,采用,NMOS,电路，还要转弯抹角地用,CMOS,工艺来做,呢？这是因为,CMOS,工艺同,NMOS,工艺完全不同：,CMOS,工艺中不存在耗尽型,NMOS,。当人们在,CMOS,电,路中想做一些模仿,NMOS,电路以节省一些管子时，只,有用伪,NMOS,电路实现它。附带的优点是负载管没有,体效应。,2004.9,VLSI,伪,nMOS,或非门、与非门,伪,nMOS,或非门,伪,nMOS

34、,与非门,2004.9,VLSI,伪,nMOS,逻辑的,AOI,门电路,伪,nMOS,逻辑的,AOI,门电路,版图例子,2004.9,VLSI,4.5.2,三态电路,伪,nMOS,三态反相器,电路,版图,2004.9,VLSI,4.5.4,级联电压开关逻辑,（,CVSL:Cascade V,oltage Switch Logic,）,这是一类新的,CMOS,电路，是,IBM,公司在八十年代开发的。,由于引出了一些新的概念，从而派生出一系列类似的电路。,电路中含有一个,NMOS,的组合网络，其中含有两个互,补的,NMOS,开关结构，并交叉地连接到一对,P,管的栅极，,构成一个有正反馈的网络。,当

35、输入信号符合某个逻辑关,系时，互补的,NMOS,开关就,动作，,Q,和,Q,就会拉高或拉,低。由于,Q,和,Q,端交叉耦合，,正反馈加到两个,P,管，进行,上拉，使得,Q,或,Q,迅速拉到,Vdd,。,2004.9,VLSI,CVSL,电路基本原理,逻辑开关主要过程如下：,当,n1,断开，,n2,闭合时，则,Q,，,p1,更加导通，,Q,，,p2,趋向截止，,结果是,:,Q,0,，,Q,Vdd,。,当,n1,闭合，,n2,断开时，则,Q,，,Q,，因交叉反馈，,p1,就趋于截止，,p2,趋于导,通，,结果是：,Q,Vdd,，,Q,0,。,2004.9,VLSI,CVSL,电路基本原理,可见，输

36、出电压的摆幅很大，从,0,到,Vdd,和,Vdd,到,0,，,与通常标准的,CMOS,电路一样。然而该电路的基,本特点是，布尔表达式中的组合逻辑全部由,NMOS,电路完成的。通过反馈，利用,P,管把它拉到,Vdd,。而,P,阵列没有逻辑。这在制造工艺上将带来,很大的好处。如，采用,N,阱工艺将少数,P,管做在阱,内，大量的,N,管都可以做在阱外。此外，它同时输,出原量,Q,和非量,Q,。,2004.9,VLSI,CVSL,反相器,为了进一步研究,CVSL,电路的,特性，我们研究最简单的情,况，假定组合网络中只含有,两个,NMOS,开关，如图所示。,根据传输门理论，,Q,点与,点,Q,的状态分别

37、为：,它说明了,Q,点的状态由,A,控制，通过,n2,管传输,0,电平。同,时，又由,Q,信号控制,p2,管，传输,1,电平。而,Q,点的状态不,仅由,A,信号控制,n1,管，负责传,0,，而且还靠,Q,信号控制,p1,管，负责传输,1,电平。它们是交叉反馈，交叉控制的。,2004.9,VLSI,CVSL,反相器原理,显然，只要,A=1,，,n,1,管导通，,Q,为,0,，它加到,p,2,管，使,p,2,管导通，,Q,必然为,1,。而,Q=1,，又回过头来使,p,1,管截,止,对,Q,点无影响。同理，只要只要,A=0,，则,n,2,管导通，,Q,显然为,0,，它加到,p,1,管，使,p,1,管

38、导通，故,Q,必然为,1,。,而,Q=1,，又回过头来使,p,2,管截止，对,Q,点无影响。结,果是,:,2004.9,VLSI,CVSL,反相器原理,由此可见，若不计及时延的话，,Q,与,A,同相，,Q,与,A,同相。代入传输门方程式，得：,显然，它是一对等价的,CMOS,反相器，如图所示。,一个输入为,A,，输出为,Q,。,一个输入为,A,，输出为,Q,。,2004.9,VLSI,CVSL,反相器,:A=X,1,X,2,令,A=X1X2,，则,代入，得,:,2,1,X,X,A,?,?,2,1,2,1,X,X,A,Q,X,X,A,Q,?,?,?,?,?,?,这说明了在,NMOS,组合网络,中

39、，一支是加,A,信号的，即是,串联的；另一支是加,A,信号的，,即是并联的。如图所示。所,以，它既是与非门，又是与,门，分别可从端,Q,和,Q,端输出。,2004.9,VLSI,CVSL,反相器,:A=X1+X2,取,A=X1+X2,则必有,。代入得,2,1,X,X,A,?,?,2,1,2,1,X,X,A,Q,X,X,A,Q,?,?,?,?,?,?,可以发现，同前面的情况完全一样，,NMOS,组合网络,也是支串联，一支并联。不言而喻，其电路结构上与,上例完全一样，仅仅把信号,X,1,，,X,2,与,X,1,，,X,2,交换一下,位置就行。,由此可见，同一个电路既可以是与非门，又是与门；,它也可

40、以是或非门，也是或门。故这类电路是一种多,功能电路。,其实，这两条,NMOS,树枝中，一支代表,N,管，另一支,代表,P,管。通过正反馈，把,P,支映射到,P,型阵列。,2004.9,VLSI,CVSL,反相器,:A=X,1,X,2,+X,3,X,4,取,A=X,1,X,2,+X,3,X,4,，则,?,?,?,?,4,3,2,1,X,X,X,X,A,?,?,?,?,?,?,?,?,4,3,2,1,4,3,2,1,X,X,X,X,A,Q,X,X,X,X,A,Q,?,?,?,?,?,?,?,?,如图所示。注意，为简明标识逻辑起见，图中的管子符,号被简化成了交叉线,显然，这个电路是由,一支串并联，另

41、一支,并串联组成。可以获,得与或非、与或两种,功能。,2004.9,VLSI,CVSL,反相器,:A=X,1,X,2,+X,3,(X,4,+X,5,),?,?,?,?,5,4,3,2,1,5,4,3,2,1,),(,X,X,X,X,X,A,X,X,X,X,X,A,?,?,?,?,?,?,?,，则：,令,?,?,?,?,5,4,3,2,1,5,4,3,2,1,),(,X,X,X,X,X,A,A,Q,X,X,X,X,X,A,A,Q,?,?,?,?,?,?,?,?,?,?,?,令,2004.9,VLSI,上面所有的例子都默认了两个限制：,NMOS,组合网,络是由两支独立的树枝组成，其中一支代表着,N

42、,阵,列逻辑功能；另一支代表,P,阵列逻辑功能，彼此没有,任何交叉链，因而所需晶体管的总数为,2k+2,。,这两支传输门树枝都端接到地，即都传输,0,信号。,2004.9,VLSI,4.5.4,动态,CMOS,电路,CMOS,电路有许多优点。但一般认为，与,NMOS,相比,有两大缺,点：,CMOS,电路的速度比,NMOS,低。理由是根本性的。,因为任何一级倒相器至少有两只管子，一只,P,管和一,只,N,管，它们的栅极是连接在一起的，输入电容加倍，,前级的充放电就慢多了。,CMOS,电路所需的器件数多。一个倒相器要,2,只管子。,一个逻辑电路需要设计两套逻辑函数，分别传送原函,数和其补函数。因而

43、，,CMOS,电路的逻辑冗余度较高。,这不仅浪费了硅片面积，而且增加了不少互联任务，,使性能降低。,2004.9,VLSI,为了克服这两个缺点，人们作了很多研究。,伪,NMOS,电路就是在这个指导思想下产生的。它只采,用一个,P,管作为上拉负载，以代替全互补标准,CMOS,电,路中的,P,阵列逻辑。但它带来一些类似,NMOS,倒相器所,具有的那些缺点。增加了静态功耗，提高了输出低电,平，降低了噪声容限。,CVSL,为,CMOS,电路的实现，提出了一些新的概念，,P,管可用,N,管来等效，利用反馈来转化。从而带来一些新,的优点。如，整个逻辑树都是,N,阵列，可以发挥,N,Well,工艺的优势。利

44、用差分逻辑可以简化电路。可以同,时提供原量和非量两种输出。但也带来一些新的缺点，,如，增加了功耗，降低了速度。,2004.9,VLSI,必须指出，上述分析与比较都是以静态,CMOS,电路为,准的。从七十年代后期起，一批动态,CMOS,电路崛起，,无论是面积、速度，还是功耗，都远比静态电路优越，,因而获得广泛的应用。,2004.9,VLSI,动态,CMOS,电路例子,2004.9,VLSI,动态,CMOS,电荷分享电路,2004.9,VLSI,时钟控制,CMOS(C,2,MOS),2004.9,VLSI,C,2,MOS,例子,2004.9,VLSI,C,2,MOS,电路版图,2004.9,VLSI,多米诺逻辑,2004.9,VLSI,多米诺与门,2004.9,VLSI,多米诺链,多米诺链,