verilog HDL语言设计的24小时时钟.docx

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1、verilog HDL语言设计的24小时时钟24小时时钟 module hy(clkin,rst,dxh,xh,dcn,cn,dsec,sec); input clkin,rst; output 3:0 dxh,xh,dcn,cn,dsec,sec; reg 3:0 dxh,xh,dcn,cn,dsec,sec; always (posedge clkin or negedge rst) begin if(!rst) begin dxh3:0=4b0000; xh3:0=4b0000; dcn3:0=4b0000; cn3:0=4b0000; dsec3:0=4b0000; sec3:0=4b

2、0000; end else begin if(sec3:0=9)/判断秒低位是否为9 begin sec3:0=0; if(dsec3:0=5)/判断秒高位是否为5 begin dsec3:0=0; if(cn3:0=9)/判断分低位是否为9 begin cn3:0=0; if(dcn3:0=5)/判断分高位是否为5 begin dcn3:0=0; if(xh3:0=3 & dxh3:0=2) begin xh3:0=0; dxh3:0=0; end else begin if(xh3:09) xh3:0=xh3:0+1b1; else begin xh3:0=0; if(dxh3:02) dxh3:0=dxh3:0+1b1; end end end else dcn3:0=dcn3:0+1b1; end else cn3:0=cn3:0+1b1; end else dsec3:0=dsec3:0+1b1; end else sec 3:0=sec 3:0+1b1; end end endmodule