数字集成电路 digitalIC06 lyn 传输管逻辑概要课件.ppt

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1、1,数字集成电路-电路、系统与设计,CMOS 组合逻辑门的设计（3）,Apr.2012.,2,传输管逻辑,3,一 传输管逻辑,4,例:AND 门,5,二 单一NMOS 逻辑,6,三 差分传输管逻辑,7,四 传输管的串联,前一级的输出接后一级的栅端,前一级的输出接后一级的源或漏端,8,五 稳定有效的传输管设计,C,L,A=,2.5 V,C=,2.5 V,B,M,2,M,1,M,n,Threshold voltage loss causes,static power consumption,V,B,does not pull up to 2.5V,but 2.5V-,V,TN,NMOS has h

2、igher threshold than PMOS(body effect),9,1.电平恢复器,M,2,M,1,M,n,M,r,Out,A,B,V,DD,V,DD,电平恢复器,X,10,电平恢复器的尺寸,W,/,L,r,=1.0/0.25,W,/,L,r,=1.25/0.25,W,/,L,r,=1.50/0.25,W,/,L,r,=1.75/0.25,V,o,l,t,a,g,e,V,时间 ps,3.0,11,2.零阈值输出管,12,3.传输门(1)概念,A,B,C,C,A,B,C,C,B,C,L,C,=0 V,A=,2.5 V,C=,2.5 V,13,(2)传输门电阻,14,(3)传输门的作

3、用Ex1.两输入多路开关,GND,VDD,A,B,S,S,15,Ex2.传输门 XOR,A,B,F,B,A,B,B,M1,M2,M3/M4,16,(4)传输门网络延时,C,R,eq,R,eq,C,C,R,eq,In,m,(c),17,最佳延时,18,(5)全加器传输门,Similar delays for sum and carry,19,20,Ch6.4 动态逻辑,21,动态逻辑,22,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out,Two phase operation 预充电 Precharge(Clk=0)求值 Evaluate(Clk=1),on,off,1,of

4、f,on,1 动态门基本原理,23,2 动态门的输出条件,24,3,25,4,26,27,5 动态门的设计动态设计问题 1:电荷泄漏,28,解决办法,Clk,Clk,Me,Mp,A,B,Out,Mkp,静态泄露器补偿电荷泄露,Keeper,29,动态设计问题 2:电荷分享,Clk,Clk,B=0,A,Out,Mp,Me,x,30,电荷分享对输出电压的影响,31,电荷分享 的例子,Clk,Clk,A,A,B,B,B,!B,C,C,Out,32,解决电荷分享的方法,Clk,Clk,Me,Mp,A,B,Out,Mkp,Clk,33,动态设计问题 3:电容耦合,Clk,Clk,B=0,A=0,Out1

5、,Mp,Me,Out2,In,动态 NAND,静态 NAND,=1,=1,M3,M5,M6,M4,M1,M2,34,回栅耦合效应,Voltage,Time,ns,Clk,In,Out1,Out2,解决办法：合理设计layout，尽量减小寄生电容动态门驱动静态门时，应驱动靠近电源或地的管子,35,动态设计问题 4:时钟馈通,Clk,Clk,In1,In2,In3,In4,Out,In&Clk,Out,时间,ns,电压,时钟馈通,时钟馈通,结果：1.使预充电正常情况下的反偏二极管发生正偏，从而使电子注 入到衬底；2.闩锁效应。,36,6 串联动态门,Clk,Clk,Out1,In,Mp,Me,Mp

6、,Me,Clk,Clk,Out2,V,t,电荷流失导致：1.噪声容限下降；2.可能引入逻辑混乱。,37,7 多米诺逻辑,In1,In2,PDN,In3,Me,Mp,Clk,Clk,Out1,In4,PDN,In5,Me,Mp,Clk,Clk,Out2,Mkp,1 11 0,0 00 1,38,39,多米诺逻辑的特征,40,设计多米诺逻辑,41,42,43,多米诺逻辑门的优化,（1）反相器中PMOS取大尺寸、NMOS取小尺寸 减小求值期间多米诺逻辑门的输入信号从0跳变至1的时间 缺点：VTC不对称，噪声容限下降（2）采用多输出多米诺逻辑（Multi-output Domino Logic）大大减少了求值管的数目 缺点：减小了扇出（多个功能 重复利用求值管）内部节点必须被预充电至VDD,44,（3）组合多米诺逻辑,45,np-CMOS,46,47,48,49,