数字集成电路设计第2章制造工艺课件.ppt

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1、第二章 制造工艺,本章分为四部分:,制造工艺概述设计规则IC封装数字集成电路工艺的未来趋势,紫外线光,掩模版,光刻胶,可进行掺杂,离子注入，扩散等工艺,2.1引言,版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。,版图(Layout),集成电路制造厂家根据这些数据来制造掩膜。,掩模版的作用,掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。,设计规则,由于器件的物理特性和工艺的限制，芯片上物理层的尺寸进而版图的设计必须遵守特定的规则。这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定

2、的。因此不同的工艺，就有不同的设计规则。,厂家提供设计规则,设计者只能根据厂家提供的设计规则进行版图设计。严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。,2.2 CMOS集成电路的制造,N管的立体图,单阱工艺,双阱CMOS工艺的截面图,在CMOS工艺中,它要求把一个N管或P管都建立在同一硅材料上,因此有时我们会在衬底上建立一个称为阱的特殊区域,在这个区域中半导体材料的类型与沟道的类型相反。,即一个PMOS晶体管只能建立在n型衬底或n阱内，而一个NMOS晶体管则处于P型衬底或p阱内。,在现代工艺中越来越多得采用双阱工艺。,2.2.1 硅圆片,制造芯片

3、的基础材料是一个单晶轻掺杂圆片。典型直径在4-12英寸之间，厚度最多为1mm。一个初始的P-型圆片的掺杂水平大约为2*1021杂质/m3，通常圆片的表面掺杂重些,2.2.2 光刻,作用：当要进行某些工艺步骤，如氧化、刻蚀、金属和多晶硅淀积，离子注入等时，需要把某一些区域采用对应的光掩模遮蔽起来，从而对其它露出来的区域进行上述的工艺步骤,步骤如下：,实现有选择性掩蔽的技术就称为光刻,一个光刻过程,、第一步：氧化，将圆片暴露在约摄氏度的高纯度氧和氢的混合气体中，从而使圆片的整个表面淀积上一层很薄的SiO2。氧化层既可用做绝缘层也可形成晶体管的栅。,、第二步：涂光刻胶，通过旋转圆片在其上均匀涂上一层

4、厚约为um的光敏聚合物，它原本溶于有机溶剂，暴光后不可溶。这为负胶，正胶相反。,、第三步：光刻机暴光，把一个含有我们要转移到硅上的图形的光栅（玻璃掩模）靠近圆片，若采用负光刻胶，则掩模上需要加工的区域是不透明的，其余部分是透明的。,、第四步：光刻胶的显影和烘光，用酸或碱溶液显影圆片，去掉为暴光部分的光刻胶，然后把圆片放在低温下慢慢烘光使留下的光刻胶变硬。,第五步：酸刻蚀，去掉圆片上未被光刻胶覆盖部分的材料。如二氧化硅,第六步：旋转、清洗和干燥，采用一种特殊的工具用去离子水来清洗圆片，再用氮气进行干燥。,第七步：各种工艺加工步骤，现在便可以对圆片的暴露部分进行各种加工，如离子注入、金属刻蚀等。,

5、第八步：去除光刻胶，用高温等离子体有选择地去除剩下的光刻胶而不破坏器件层。,集成电路最小特征尺寸的不断缩小已成为半导体制造设备开发者的沉重负担。因为要转移的特征尺寸超出光源的波长范围使达到所需要的分辨率和精度变得越来越困难。当线宽小到和光源波长可以比拟时，便会产生衍射现象，这时根本就无法暴光。,2.2.3一些重复进行的工艺步骤,扩散和离子注入:这两个步骤可要求改变材料某些部分的掺杂浓度。例如：源区漏区、阱和衬底接触的形成，多晶掺杂以及器件阈值的调整。它要求要掺杂的区域暴露在外，而圆片的其余部分用SiO2。,扩散：将圆片放在石英管内，再放入加热炉中，并向管内通入含有掺杂剂的气体，最终使得掺杂剂同

6、时垂直和水平地扩散入暴露的表面部分。最终掺杂剂的浓度在表面最大并随进入材料的深度按高斯分布降低。,离子注入：它的掺杂剂是以离子的形式进入材料。它会引导离子扫过半导体表面，离子的加速度决定了它们穿透材料的深度，离子流的大小和注入时间决定了剂量。因此离子法可以独立控制注入深度和剂量。副作用：破坏晶格。即高能量注入过程中原子核碰撞，造成衬底原子移位，使材料出现缺陷，可采用退火工序解决。,淀积：即在圆片上反复淀积材料层。例如可化学气相淀积（CVD）产生多晶，采用溅射工艺形成铝互连层。,刻蚀：材料一旦淀积后，就可以用有选择的刻蚀来形成如连线或接触孔这样的图形。例如在刻蚀SiO2时常用HF酸。,平面化：如

7、果要在圆片表面可靠的淀积材料层，则保证半导体表面的平整是非常重要的。否则一层一层的金属叠在一起会导致台阶的产生。,2.2.4简化的CMOS工艺流程,（a)基础材料：P+衬底及P外延层,（b)淀积栅氧和氮化硅牺牲层（作为缓冲层）后,(a)整个工艺从一个P型衬底开始，它的表面是一层轻掺杂的P型外延层,(b)之后淀积一层很薄的SiO2，它在以后将成为晶体管的栅氧层，然后再淀积一层 较厚的氮化硅牺牲层。,(c)采用有源区掩膜互补区进行等离子 刻蚀绝缘沟槽后,(c)接着利用有源区掩膜的互补区域进行等离子刻蚀，以形成隔离器件的沟槽。,(d)沟槽填充氧化物、CMP平整化及 移去氮化硅牺牲层后,(d)在完成沟

8、道阻挡注入后，沟槽内填满SiO2，接着进行一系列的工序来平整表面。这时，氮化硅牺牲层被移去。,(e)N阱和VTP调整的离子注入,(f)P阱和VTn调整的离子注入,(e)用n阱掩膜只暴光n阱区域（圆片的其余部分为一层厚缓冲材料所覆盖），之后 进行注入-退火工序来调整阱的掺杂。接着是第二次注入步骤以调整P管的阈值 电压。这一注入只对栅氧下面的区域的掺杂产生影响。,(f)采用类似的操作（用其他掺杂剂）来形成P阱并调整N管的阈值。,(g)多晶硅淀积与刻蚀后,(h)n+源/漏及P+源/漏注入后。这些步骤也掺杂多晶硅,(g)借助多晶硅掩膜的帮助将一多晶硅薄层进行化学淀积并形成图形。多晶硅用来 作为晶体管的

9、栅电极和互连线材料。,(h)依次用离子注入分别对P和N晶体管的源区和漏区（p+和n+)进行掺杂。,SiO2绝缘层淀积及接触孔 刻蚀后,在此之后，刻蚀掉未被多晶硅覆盖的栅氧薄层，同样的注入也用来对多晶硅表面 进行掺杂以减小它的电阻率。因为未掺杂的多晶硅具有非常高的电阻率。,接下来的工艺步骤是淀积多层金属互连层、接触孔、通孔等,注意：在掺杂之前形成图形的多晶硅栅实际确定了沟道的确切位置，从而也确定了 源区和漏区的位置这一过程称为自对准工艺，它使源和漏这两个区域 相对于栅具有非常精确的位置，并有助于减小晶体管中的寄生电容。,(j)第一层铝淀积及图形形成后,(k)SiO2绝缘层淀积、通孔刻 蚀及第二层

10、铝淀积和图形 形成后,(ik)淀积绝缘材料（多为SiO2),刻蚀接触孔或通孔，淀积金属（多为铝和铜，但在 较低的互连层中也常使用钨），以及形成金属层图形。在这中间的平面化步骤采用化学机械抛光以保证即便存在多个互连层时表面 仍保持适度的平整。,在最后一层金属淀积之后，最终要淀积一层钝化层即覆盖玻璃来加以保护。此后，还常常要再淀积一层氮化物，因为能使芯片的防潮性能更好。最后一道工序是刻蚀出用来焊接引线的压焊块的开孔。,二、设计规则设计者和工艺工程师之间的桥梁,工艺层的概念是将当前在CMOS中使用的难以理解的一组掩膜转化成一组简单的概念化的版图层。主要基于以下内容：,衬底或阱；扩散区（n+和p+),

11、他们定义了可以形成晶体管的区域，这些区域通常称为有源区，再在有源区上掺杂形成晶体管。掺杂的区域称为注入区；一个或多个多晶硅层，用以形成晶体管的栅电极（也可用做互连层）；多个金属互连层；接触孔和通孔，提供层与层之间的连接。,层内限制规则 第一组规则定义了在每一层中图形的最小尺寸，以及在同一层中图形间的最小间距。,层间限制规则由于涉及到许多层，所以对版图的理解需要具有将所画的二维版图想象成三维实际器件的能力。1.晶体管规则。一个晶体管是由有源层和多晶层重叠而成。2.接触孔和通孔规则。3.阱和衬底接触。为了在用metal1实现的电源线和一个P型材料间建立起一个 欧姆接触，必须提供一个P+扩散区。,接

12、触孔和通孔的说明,宽度规则示例,错误间距示例,错误交叠规则示例,错误交叠规则示例,2.3 设计规则设计者和工艺工程师之间的桥梁,设计规则提供了一组制造各种掩模的规范，这些掩模是形成图案的工艺过程所必须的。它允许图形允许的最小线宽以及在同一层和不同层上图形之间最小间距的限制与要求。在一组设计规则中，最基本的要素是最小线宽,版图几何设计规则,有几种方法可以用来描述设计规则。其中包括：以微米分辨率来规定的微米规则 以特征尺寸为基准的规则,版图几何设计规则,层次 人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。,衬底或阱，它们有P型（对NMOS器件）和

13、n型（对PMOS管）。扩散区（n+和p+），它们定义了可以形成晶体管的区域，这些区域通常称为有源区。一个或多个多晶硅层，用以形成晶体管的栅电极（同时也可用做互连层）。多个金属互连层。接触孔和通孔，提供层与层之间的连接。,版图几何设计规则,NWELL硅栅的层次标示,版图几何设计规则,NWELL层相关的设计规则,版图几何设计规则,N阱设计规则示意图,版图几何设计规则,P+、N+有源区相关的设计规则列表,版图几何设计规则,P+、N+有源区设计规则示意图,版图几何设计规则,Poly相关的设计规则列表,版图几何设计规则,Poly相关设计规则示意图,版图几何设计规则,Contact相关的设计规则列表,版图

14、几何设计规则,contact设计规则示意图,版图几何设计规则,Metal相关的设计规则列表,版图几何设计规则,Metal设计规则示意图,反相器实例,层内限制规则:它定义了每一层中图形的最小尺寸,以及在同一层中图形间的最小间距.层间限制规则:它考虑的是层与层之间的连接关系.,版图验证,设计规则的验证（DRC）设计规则的验证（DRC）由下述命令格式书写成检查文件：出错条件出错输出 在运行过程中，如果所画版图出现符合出错条件的情形，则执行出错输出。则此出错条件是由设计人员按照设计规则编写的。在DRC执行过程中，计算机会自动对照查验图形和出错条件。关于出错输出语句，可以在其中列出出错单元的名称(Cel

15、l Name)及层次(layName)，并写成：OUTPUT CellName layName。,版图验证,例:（1）EXTT POLYCON DIFF LT 0.7 OUTPUT E105 44 这一句意味着当多晶硅与扩散区包含时，在沿宽度方向的边缘内外间距小于0.7m时出错，其中T更强调了在间距等于0时也出错。“出错输出”在指定44层上给出单元E105一个错误标志。（2）WIDTH CON LT 0.6 OUTPUT E53A 44这一句意味着接触孔宽度0.6m小于出错，“出错输出”在指定44层上给出单元E53A一个错误标志。,版图验证,版图的电学验证（ERC）除违反设计规则而造成的图形尺

16、寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的连接错误。这就需要用ERC检验步骤来加以防范。为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、输出端分别给出“节点名”。,版图验证,ERC检查的主要错误有如下几种：节点开路。短路。接触孔浮孔。特定区域未接触。不合理的元器件节点数（或扇出数）,版图验证,版图参数提取（LPE）对已设计的版图提取各种器件、它们的连接关系以及各种寄生电容和电阻，这实质上是自动地建立一种模型。提取各参数后，可以进行如下工作：作为电特性检验的基础，利用这些参数将版图还原成电路图，并与原始电路图比较，以便更严格地查找错误。,

17、版图参数提取（LPE）,(2)将提取出的器件及连接关系和寄生参量等作为电路模拟的输入数据，再次进行电路模拟，以估计寄生参量对电路性能的影响。(3)如果是用自动设计方法制成的版图，从单元库中调用已检验过的单元，所以只需提取连接线关系及连线的分布电容和电阻，进行整个电路的检验即可。,版图验证,电路图与版图一致性检查（LVS）电路图与版图一致性检查（LVS）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。这一工作量是很大的。为了减小对比工作量，应增大对比的单元结构。如可对较大的单元结构MOS多种逻辑门及其他组合进行比较。比较的结果，可以是完全一致或两者不全一致。设计者应对所示的错误进行必要的版图修改。,2.5工艺技术的发展趋势,铜和低K介质:传统的是铝导体和二氧化硅绝缘体的组合.但若采用比铝电阻率更低的铜做互连材料的话,缺点是易于扩散到硅中,使器件的特性降低,因此需要在铜上涂一层缓冲材料可以防止铜扩散.,绝缘体上硅:SOI晶体管是在一层非常薄的硅层上形成的,而这一硅层淀积在一层厚的二氧化硅绝缘层上.优点是减少了寄生效应以及具有较好的晶体管导通-截止特性.,